초록
본 논문은 공정변화를 검출하여 회로에 반영 및 보상하는 드레인 정규화 검출 (regulated drain detection) 방식과 차동 VCO에 적용하는 기법을 제안하였으며, 제안된 방식과 기법을 검증하기 위하여 저 전압 차동 PLL을 제작하여 그 성능을 검증하였다. 제안된 드레인 정규화 검출 방식과 이를 차동적으로 응용하여 설계된 저-지터 차동 PLL은 실제로 $0.18{\mu}m$ 1-폴리 3-메탈 공정으로 제작되었으며 공정변화에 따른 여러 가지 공정 코너 (corner)에 대한 VCO의 동작을 다양한 모의실험을 통하여 검증하였다. 제작된 PLL은 80MHz - 240MHz의 동작범위를 가지며 전체 die size는 내부 루르필터를 포함하여 $330{\mu}m\;{\times}\;380{\mu}m$이다. 1.8V 공급전압 일때 모든 동작주파수에 대한 트랙킹 지터 특성은 150psec peak-to-peak 이하로 안정적인 성능을 보였다.
A process variation compensation method called 'regulated drain detection' is proposed. This paper also shows the how this newly invented method is applied to a typical differential PLL. The proposed RDD(regulated drain detection) and its PLL application has been designed and tested in a $0.18{\mu}m$ 1-poly 3-metal plain digital process so that its stable performance and higher yield can be proven. The implemented PLL aimed to the operation range of 80MHz - 240MHz and the total die size is only $0.18{\mu}m$ including the internal loop filter. The tracking jitter characteristics is measured to less than 150 peak-to-peak under l.8V supply rail.