Abstract
SoC(systnn-on-a-chip) requires high bandwidth system bus for performing multiple functions. Performance of the system is affected by bandwidth of the system bus. In this paper, for efficient management of the bus resource on a SoC platform, we present a latency model of the shared bus organized by multiple layers. Using the latency model, we can analyze latencies of the shared bus on a SoC. Moreover we evaluate a throughput of the bus and compare with needed throughput of the SoC platform including IPs such as MPEG or USB 2.0. And we can use the results as a criteria to find out an optimal bus architecture for the specific SoC design. For verifying accuracy of the proposed model, we compared the latencies with the simulation result from MaxSim tools. As the result of simulation, the accuracy of the IS model for a single layer and multiple layer are over $96\%\;and\;85\%$ respectively.
SoC 설계 기술의 발달로 하나의 칩 내에 집적되는 시스템이 다양한 기능을 수행함에 따라 높은 버스 대역폭이 요구되고 있으며, 시스템 버스의 성능이 전체 시스템의 성능에 큰 영향을 미치고 있다. 본 논문은 다중 마스터를 갖는 SoC용 플랫폼의 효율적인 버스 자원 관리를 위해 다층 구조를 갖는 공유 버스의 레이턴시 모델을 제시하였다. 제안된 모델을 이용하여 시스템의 특성과 레이어 및 마스터 수의 증가에 따른 버스의 레이턴시를 분석하였다. 레이턴시 모델을 통해 유도된 버스 처리량과 MPEG, USB2.0과 같은 IP를 포함하는 SoC플랫폼이 필요로 하는 처리량과의 비교를 통해 IP 수에 적합한 버스 레이어를 정량화하여 특정 SoC플랫폼에 최적인 멀티레이어 구조를 도출하였다. 끝으로 제안된 모델의 레이턴시와 MaxSim을 이용한 버스의 레이턴시를 비교하였을 때, 싱글레이어와 멀티레이어에서 각각 $96\%$와 $85\%$ 이상의 정확도를 보였다.
