Gate-Length Dependent Cutoff Frequency Extraction for Nano-Scale MOSFET

Nano-Scale MOSFET의 게이트길이 종속 차단주파수 추출

  • Kim, Joung-Hyck (School of Electronics and Information Engineering, Hankuk University of Foreign Studies) ;
  • Lee, Yong-Taek (School of Electronics and Information Engineering, Hankuk University of Foreign Studies) ;
  • Choi, Mun-Sung (School of Electronics and Information Engineering, Hankuk University of Foreign Studies) ;
  • Ku, Ja-Nam (Samsung Advanced Institute of Technology) ;
  • Lee, Seong-Heam (School of Electronics and Information Engineering, Hankuk University of Foreign Studies)
  • 김종혁 (한국외국어대학교 전자정보공학부) ;
  • 이용택 (한국외국어대학교 전자정보공학부) ;
  • 최문성 (한국외국어대학교 전자정보공학부) ;
  • 구자남 (삼성종합기술원) ;
  • 이성현 (한국외국어대학교 전자정보공학부)
  • Published : 2005.12.01

Abstract

The gate length-dependence of cutoff frequency is modeled by using scaling parameter equations of equivalent circuit parameters extracted from measured S-parameters of Nano-scale MOSFETs. It is observed that the modeled cutoff frequency initially increases with decreasing gate length and then the rate of increase becomes degraded at further scale-down. This is because the extrinsic charging time slightly decreases, although the intrinsic transit time greatly decreases with gate length reduction. The new gate length-dependent model will be very helpful to optimize RF performances of Nano-scale MOSFETs.

본 연구에서는 측정된 S-파라미터로부터 추출된 Nano-scale MOSFET 등가회로 파라미터의 scaling 방정식을 사용하여 차단주파수의 게이트 길이 종속성을 모델화하였다. 모델된 차단주파수는 게이트 길이가 줄어듬에 따라서 크게 증가하다가, 점점 증가율이 크게 감소하는 경향을 보였다. 이는 게이트 길이가 감소함에 따라 내부전달시간은 크게 줄어들지만, 외부 기생 충전시간은 상대적으로 조금씩 감소하기 때문이다. 이와 같은 새로운 게이트길이 종속 모델은 Nano-scale MOSFET의 RF성능을 최적화시키는 데 큰 도움이 될 것이다.

Keywords

References

  1. N. Camilleri, J. Costa, D. Lovelace, and D.Ngo, 'Silicon MOSFET's the microwave device thecology for the 90's in IEEE MTT-S Int. Microwave Symp. Dig. pp.545-548. 1993
  2. S. P. Voinigescu, S. Wind, Y. Rosenfield, M. G. R. Thomson, and M. Polcari, 'High performance 0.1um CMOS devices with 1.5V power supply', in Tech. Dig Int. Electron Devices Meet, pp. 121-130, 1993
  3. S. Lee, 'Effects of pad interconnection parasitics on forword transit time in HBTs', IEEE Trans. Electron Devices, Vol 46, no 2, pp.275-278, Feb 1999 https://doi.org/10.1109/16.740889
  4. S. Lee, 'An accurate RF extraction method for resistances and inductances of sub-0.1m CMOS transistors' , Electronics Letters, Vol 41, no 24, Nov. 2005
  5. 윤신섭, 이성현,'Nano CMOS 소자 내부 등가회로 파라미터의 바이어스 종속성 연구' 반도체 소사이어티 추계학술대회 논문지, 제26권, 제2호, pp.155-158, 2003년 11월
  6. 이용택, 최문성, 구자남, 이성현, 'Deep Submicron MOSFET 기판회로 파라미터의 바이어스 및 게이트길이 종속데이터', 전자공학회논문지, 제 41권 SD편, 제12호, pp. 27-34, 2004년 8월
  7. 최문성, 이용택, 구자남, 이성현, 'RF MOS 트랜지스터를 위한 게이트 임피던스 모델 파라미터의 바이어 스 종속 데이터 추출', 전자공학회 논문지, 제42권, SD 제5호, pp. 293-300, 2005년 5월.1374-1379