초록
본 논문에서는 효율적인 $GF(2^m)$ 멀티 세그먼트 곱셈 연산 구조를 제안하고 제안된 구조의 타원곡선 암호 프로세서 설계 응용을 연구한다. 제안된 멀티 세그먼트 곱셈 연산 구조는 유한체 크기 m에 비하여 아주 작은 워드 조합 곱셈기를 이용하여 부분곱을 계산하고 거의 모든 내부 버스는 워드 크기이며 m 비트 멀티플렉서와 m 비트 레지스터를 하나만 사용한다. 따라서 조합 곱셈기의 워드 크기 w를 줄이고 세그먼트 수 k를 크게 하여 전체 데이터패스 자원 사용량이 최소화할 수 있다. 제안된 곱셈기는 디지트 시리얼 곱셈기로 구현된 ECC 프로세서와 비교할 때 이론적으로 자원 효율성이 우수하다 암호 프로세서의 자원 사용량은 구현에 필요한 기본 하드웨어 요소 수뿐만 아니라 구성 요소들의 배치와 연결 상태에도 의존한다. 제안된 프로세서의 실질적인 자원사용량을 디지트 시리얼 곱셈기 기반 암호 프로세서와 비교하기 위하여 두 종류의 프로세서를 FPGA 상에 구현하였다. 실험 결과로 제안된 멀티 세그먼트 곱셈기 기반 EU 프로세서는 유사한 성능을 가지는 디지트 시리얼 곱셈기 기반 EU 프로세서보다 자원 사용면에서 2배 정도 우수함을 보였다.
In this paper, we propose an efficient $GF(2^m)$ multi-segment multiplier architecture and study its application to elliptic curve cryptography processors. The multi-segment based ECC datapath has a very small combinational multiplier to compute partial products, most of its internal data buses are word-sized, and it has only a single m bit multiplexer and a single m bit register. Hence, the resource requirements of the proposed ECC datapath can be minimized as the segment number increases and word-size is decreased. Hence, as compared to the ECC processor based on digit-serial multiplication, the proposed ECC datapath is more efficient in resource usage. The resource requirement of ECC Processor implementation depends not only on the number of basic hardware components but also on the complexity of interconnection among them. To show the realistic area efficiency of proposed ECC processors, we implemented both the ECC processors based on the proposed multi-segment multiplication and digit serial multiplication and compared their FPGA resource usages. The experimental results show that the Proposed multi-segment multiplication method allows to implement ECC coprocessors, requiring about half of FPGA resources as compared to digit serial multiplication.