초록
최근 하나의 칩에 여러 개의 코어들로 구성된 SOC(System on Chip) 테스트 비용의 증가로 인해 SOC 테스트에 있어서 재사용 방법론과 효율적인 테스트 방법의 중요성이 더욱 커지게 되었다. SOC 테스트의 일반적인 문제는 TAM(Test Access Mechanism)의 구조 설계와 테스트 코어 wrapper의 최적화, 테스트 스케줄링이 있다. 이러한 SOC 테스트의 목표는 테스트 시간과 하드웨어 오버헤드의 최소화이다. 이를 위해서 코어 내부의 스캔 체인과 입출력을 보다 균형 있게 배분하여 더 적은 테스트 시간과 TAM 너비를 사용하도록 테스트 시간과 하드웨어 오버헤드를 동시에 고려하여 설계하는 것이 중요하다. 본 논문에서는 SOC 테스트를 위한 비용을 줄일 수 있는 코어 테스트 wrapper 설계 기법을 제안한다. 본 논문의 제안 기법은 기존의 기법들의 장점을 취하고 단점을 보완함으로써 보다 적은 테스트 시간과 하드웨어 오버헤드를 가진다. 이를 입증하기 위해서 ITC'02 SOC 테스트 벤치마크 회로를 이용하여 실험을 하였다.
The SOC(System on Chip) testing has required the core re-use methodology and the efficiency of test method because of increase of its cost. The goal of SOC testing is to minimize the testing time, area overhead, and power consumption during testing. Prior research has concentrated on only one aspect of the test core wrapper design problem at a test time. Our research is concentrated on optimization of test time and area overhead for the core test wrapper, which is one of the important elements for SOC test architecture. In this paper, we propose an efficient wrapper design algorithm that improves on earlier approaches by also reducing the TAM(Test Access Mechanism) width required to achieve these lower testing times.
