Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

An Efficient Test Algorithm for Dual Port Memory

이중 포트 메모리를 위한 효과적인 테스트 알고리듬

  • 김지혜 (연세대학교 전기전자공학과) ;
  • 송동섭 (연세대학교 전기전자공학과) ;
  • 배상민 (삼성전자 CAE 센터) ;
  • 강성호 (연세대학교 전기전자공학과)
  • Published : 2003.01.01
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Abstract

Due to the improvements in circuit design technique and manufacturing technique, complexity of a circuit is growing along with the demand for memories with large capacities. Likewise, as a memory capacity gets larger, testing gets harder and testing cost increases, and testing process in chip development gets larger as well. Therefore, a research on an effective test algorithm to improve the chip yield rate in a short time period is becoming an important task. This paper proposes an effective, March C-algorithm based, test algorithm that can also be applied to a dual-port memory since it considers all the fault types, which can be occurred in a single-port as well as in a dual-port memory, without increasing the test length.

회로의 설계기술, 공정기술의 발달로 회로의 복잡도가 증가하고 있으며 대용량 메모리의 수요도 급격하게 증가하고 있다. 이렇듯 메모리의 용량이 커질수록 테스트는 더더욱 어려워지고, 테스트에 소요되는 비용도 점차 증가하여 테스트가 칩 전체에서 차지하는 비중이 커지고 있다. 따라서 짧은 시간에 수율을 향상시킬 수 있는 효율적인 테스트 알고리즘에 대한 연구자 중요하게 여겨지고 있다. 본 논문에서는 단일 포트 메모리의 고장을 검출하는데 가장 보편적으르 사용되는 March C-알고리듬을 바탕으로 하여 이를 보완하고, 추가되는 테스트 길이 없이 단일 포트 메모리뿐만 아니라 이종 포트 메모리에서 발생할 수 있는 모든 종류의 고장이 고려되어 이종 포트 메모리에서도 적용 가능한 효과적인 테스트 알고리듬을 제안한다.

Keywords

References

  1. S. Hamdioui, A.J. van de Goor, 'Thorough testing of any multiport memory with linear tests,' IEEE Transactios on Computer-Aided Design of Integrated Circuits and Systems, 2002, pp. 217-231 https://doi.org/10.1109/43.980260
  2. W. Yuejian, S. Gupta, 'Built-in self-test for multi-port RAMs,' Proc. of Test Symposium, 1997, pp. 398-403 https://doi.org/10.1109/ATS.1997.643989
  3. C. F. Wu, C. T. Huang, K. L. Cheng, C. W. Wang and C. W. Wu, 'Simulation-based test algorithm generation and port scheduling for multi-port memories,' Proc. of Design Automation Conference, 2001, pp. 301-306 https://doi.org/10.1145/378239.378491
  4. P. Nagaraj, S. Upadhyaya, K. Zarrineh and D. Adams, 'Defect analysis and a new fault model for multi-port SRAMs,' Proc. of IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 2001, pp. 366-374 https://doi.org/10.1109/DFTVS.2001.966790
  5. S. Hamdioui, M. Rodgers, A.J. Van de Goor, 'March tests for realistic faults in two-port memories,' Proc. of IEEE International Workshop on Memory Technology. Design and Testing, 2000, pp. 73-78 https://doi.org/10.1109/MTDT.2000.868618
  6. Proc. of IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems Defect analysis and a new fault model for multi-port SRAMs P.Nagaraj;S.Upadhyaya;K.Zarrineh;D.Adams
  7. Proc. of IEEE International Workshop on Memory Technology. Design and Testing March tests for realistic faults in two-port memories S.Hamdioui;M.Rodgers;A.J.Van de Goor