전자공학회논문지SC (Journal of the Institute of Electronics Engineers of Korea SC)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

저 전력용 논리회로를 이용한 패리티체커 설계

A Design of Parity Checker/Generator Using Logic Gate for Low-Power Consumption

  • 이종진 (안성여자기능대학 반도체디자인과) ;
  • 조태원 (충북대학교 전기전자공학부) ;
  • 배효관 (동원대학 전자과)
  • Lee, Jong-Jin (Dept. of semiconductor design Ansung womens polytechnic college) ;
  • Cho, Tae-Won (Dep. of Electronics Engineering, Chungbuk National University) ;
  • Bae, Hyo-Kwan (Dept. of Electronics Dongwon college)
  • 발행 : 2001.04.30
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초록

저 전력을 소모하는 새로운 방식의 논리회로를 설계하여 이의 성능실험을 위해 패리티체커를 구성하여 시뮬레이션 하였다. 기존의 저전력 소모용으로 설계된 논리회로(CPL, DPL, CCPL 등)들은 패스 트랜지스터를 통과하면서 약해진 신호를 풀 스윙 시키기 위해서 인버터를 사용하는데, 이 인버터가 전력소모의 주원인이 되고 있음이 본 논문에서 시뮬레이션 결과 밝혀졌다. 따라서 본 본문에서는 인버터를 사용하지 않고 신호를 풀스윙 시킬 수 있는 회로를 고안하였다. 기존의 CCPL게이트로 구성한 패리티체커에 비해 본 논문에서 제안한 게이트로 구성된 것이 33%의 전력을 적게 소모하는 것으로 시뮬레이션 결과 나타났다.

In this paper, a 8bit parity checker/generator is designed using a new gate which is proposed to implement the exclusive or(XOR) and exclusive-nor(XNOR) functions for low power consumption on transistor level. Conventional XOR/XNOR gate such as CPL, DPL and CCPL designed to reduce the power consumption has an inverter to get the full swing output signals. But this inverter consumes the major part of power and causes the time delay on CMOS circuits. Thus a new technique was adopted not utilizing inverter in the circuits. The results of simulation by Hspice shows 33% of power reduction compared with CCPL gate when A 8 bit parity checker was made with the proposed new gate using $0.8{\mu}mCMOS$ technology.

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참고문헌

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