FPGA를 고속으로 동작시키기 위한 지연시간 최적화 알고리듬

Delay Optimization Algorithm for the High Speed Operation of FPGAs

  • 최익성 (韓國電子通信硏究院 交換電送技術硏究所) ;
  • 이정희 (韓國電子通信硏究院 交換電送技術硏究所) ;
  • 이범철 (韓國電子通信硏究院 交換電送技術硏究所) ;
  • 김남우 (韓國電子通信硏究院 交換電送技術硏究所)
  • Choi, Ick-Sung (Sennior Researcher High-Speed switch team, Switching Technology depart. Switching & Transmission Technology Lab.) ;
  • Lee, Jeong-Hee (Sennior Researcher High-Speed switch team, Switching Technology depart. Switching & Transmission Technology Lab.) ;
  • Lee, Bhum-Cheol (Sennior Researcher High-Speed switch team, Switching Technology depart. Switching & Transmission Technology Lab.) ;
  • Kim, Nam-U (Sennior Researcher High-Speed switch team, Switching Technology depart. Switching & Transmission Technology Lab.)
  • 발행 : 2000.07.01

초록

본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. FPGA는 현장에서 직접 제작이 가능하고 제작 시간이 짧으며 제작 비용이 저렴하므로 초기 prototype 시스템의 제작에 자주 사용되고 있으나, ASIC 칩에 비해 지연시간이 크고 집적도가 떨어지는 단점이 있다. 제안된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한 후 분할된 회로를 동시에 수행하는 구조의 회로를 생성한다. MCNC 표준 테스트 회로에 대한 실험에서 제안된 지연시간 최적화 알고리듬이 기준 알고리듬에 비해 지연시간이 평균 19.1% 감소된 회로를 생성함을 보였다.

We propose a logic synthesis algorithm for the design of FPGAs operating at high speed. FPGA is a novel technology that provides programmability in the field. Because of short turnaround time and low manufacturing cost, FPGA has been noticed as an ideal device for system prototyping. Despite these merits, FPGA has drawbacks, namely low integration and long delay time comparing to ASIC. The proposed algorithm partitions a given circuit into subcircuits utilizing a kernel divisor such that the subcircuits can be performed at the same time, hence reducing the delay of the circuit. Experimental results on the MCNC benchmark show that the proposed algorithm is effective by generating circuits having 19.1% les delay on average, when compared to the FlowMap algorithm.

키워드

참고문헌

  1. Stephen. D. Brown, R. J. Francis, J. Hose, Z. G. Vranesic, Field-Programmable Gate Arrays, Kluwer Academic Publisher, 1992
  2. J. Cong and Y. Ding, 'FlowMap: An Optimal Technology Mapping Algorithm for Delay Optimization in Lookup-Table based FPGA Designs,' IEEE Trans. on CAD, Vol. 13, No. 1, pp. 1-12, Jan 1994 https://doi.org/10.1109/43.273754
  3. 김태선, 황선영, '논리 회로의 기술 매핑 시스템의 설계', 대한 전자공학회 논문지, 29-A 권 2호, pp. 88-99, 1992 년 2월
  4. G. De Micheli, Synthesis and Optimization of Digital Circuits, McGraw-Hill, 1994
  5. 이상우, 황선영, '타이밍 최적화 기술 매핑시스템의 설계', 대한전자공학회 논문지, 31-A권 4 호, pp. 106-115, 1994 년 4 월
  6. 황선영, 이재형, 김태선, '실리콘 컴파일러에서의 논리합성', 전자공학회지, 제 19호 제 6호, pp. 503-514, 1992년 6월
  7. S. J. Hong, R. G. cain, and D. L. Ostapko, 'MINI: A Heuristic Approach for Logic Minimization', IBM J. Res. Develop., vol 18, pp.433-458, Sept. 1974
  8. R. K. Brayton, R, Rudell, A. Sangiovanni-Vincentlli, and A. Wang, 'MIS : A multiple-level logic optimization system', IEEE Trans. Computer-Aided Design, Vol CAD-6, No. 6, pp. 1062-1081, Nov. 1987
  9. 임춘석, 황선영, '다단 논리 최적화 시스템의 설계', 전자공학회 논문지 제 29-A권 제 4호, 1992년 4월
  10. 이재형, 황선영, '성능 구동 논리회로 자동 설계 시스템', 대한 전자공학회 논문지, 28-A 권 1 호, pp. 74-84, 1991 년 1 월
  11. 이재형, 황선영, 'Fanout 제약 조건하의 논리 회로 합성', 대한 전자공학회 논문지, 28-A 권 5 호, pp. 387-397, 1991 년 5월
  12. K. C. Chen and S. Muroga, 'Timing Optimization for Multi-Level Combinational Networks,' in Proc. 27th DAC, pp. 339-344, Nov. 1990 https://doi.org/10.1109/DAC.1990.114878
  13. J. P. Fishburn, 'A Depth-Decreasing Heuristic for Combinational Logic: or How to Convert a Ripple-Carry Adder into a Carry-Lookahead Adder or Anything In-Between,' in Proc. 27th DAC, pp. 361-364, Nov. 1990 https://doi.org/10.1145/123186.123305
  14. E. L. Lawler, K. L. Levitt, and J. Turner, 'Module Clustering to Minimize Delay in Digital Networks,' IEEE Trans. on Computers, Vol. 18, No. 1, pp. 47-57, Jan. 1969
  15. K. J. Singh, A. R. Wang, R. K. Brayton, and A. Sangiovanni-Vincentelli, 'Timing Optimization of Combinational Logic', in Proc. ICCAD, pp. 282-285, Nov. 1988 https://doi.org/10.1109/ICCAD.1988.122511
  16. Xilinx, The Programmable Logic Data Book, 1999
  17. Altera, Device Data Book, I999
  18. J. Cong and Y. Ding, 'Beyond the Combinatorial Limit in Depth Minimization for LUT-Based FPGA Designs,' Proc. 1993 IEEE/ACM Int'l Conf. on CAD, Santa Clara, CA, pp110-114, Nov. 1993 https://doi.org/10.1109/ICCAD.1993.580040
  19. I. S. Choi, H. Kim, D. Sea, S. Y. Hwang, 'A Kernel-based Precomputation Scheme for the Design of Low-power Combinational Circuits', Electronics Letters, IEE, Vol.32, No.12, pp.1066-1067, June 1996 https://doi.org/10.1049/el:19960877AdditionalInformation
  20. I.S. Choi, H Kim, S. Y. Hwang, 'Partitioning-based Algorithm for the Synthesis of Low-power Combinational Circuits', Electronics Letters, IEE, Vol. 32, No. 22, pp. 2041-2042, August 1996 https://doi.org/10.1049/el:19961373
  21. H. Kim, I. S. Choi, S. Y. Hwang, 'Design of Heuristic Algorithms Based on Shannon Expansion for the Synthesis of Logic Circuits with Low Power', IEE Proceedings-Circuits, Devices, and Systems, Vol. 144, No. 6, pp. 355-360, Dec. 1997 https://doi.org/10.1049/ip-cds:19971481
  22. I.S. Choi, S. Y. Hwang, 'A Circuit Partitioning Algorithm for Low Power Design under Area Constraints Using Simulated Annealing,' IEE Proceedings - Circuits, Devices, and Systems, Vol. 146, No. 1, pp. 8-15, Feb. 1999 https://doi.org/10.1049/ip-cds:19990276
  23. I. S. Choi, S. Y. Hwang, 'A Low-power Logic Synthesis Algorithm Using Multiple Partitioning under Delay Constraints,' Electronics Letters, IEE, Vol. 35, No. 7, pp. 558-560, April. 1999 https://doi.org/10.1049/el:19990409
  24. R. Lisanke, 'Logic Synthesis and Optimization Benchmarks User Guide Version 2.0'. Technical Report, MCNC, P.O. Box 12889, Research Triangle park, NC 27709, Dec. 1988