Journal of the Korea Institute of Information and Communication Engineering (한국정보통신학회논문지)
- Volume 3 Issue 4
- /
- Pages.831-837
- /
- 1999
- /
- 2234-4772(pISSN)
- /
- 2288-4165(eISSN)
A Design and CPLD Implementation of 20Mbps Viterbi Decoder with 64-State
20Mbps급 64state Viterbi 복호기 구조설계 및 CPLD 구현
Abstract
본 논문에서는 Viterbi 복호기의 동작을 고속화할 수 있는 구조를 제시하였고, 제시된 방식으로 설계된 Viterbi 복호기를 CPLD 칩으로 구현하였다. Altera사의 Design Compiler를 이용하여 FLEX10K 칩에 합성한 Viterbi 복호기는 최고 20[Mbps]급 전송속도를 갖고 있으며, ASIC 설계시 100Mbps 이상의 속도가 가능하므로 고속 무선멀티미디어통신 시스템의 오류정정부호로 적용될 수 있다.
Keywords