Bus and Registor Optimization in Datapath Synthesis

데이터패스 합성에서의 버스와 레지스터의 최적화 기법

This paper describes the bus scheduling problem and register optimization method in datapath synthesis. Scheduling is process of operation allocation to control steps in order to minimize the cost function under the given circumstances. For that purpose, we propose some formulations to minimize the cost function for bus assignment to get an optimal and minimal cost function in hardware allocations. Especially, bus and register minimization technique are fully considered which are the essential topics in hardware allocation. Register scheduling is done after the operation and bus scheduling. Experiments are done with the DFG model of fifth-order digital ware filter to show its effectiveness. Structural integer programming formulations are used to solve the scheduling problems in order to get the optimal scheduling results in the integer linear programming environment.

본 논문은 데이터패스 합성에서의 버스 스케줄링 문제와 레지스터의 최적화 방법을 다룬 것이다. 스케줄링은 DFG(Data Flow Graph)의 연산을 제어스텝(control step)에 할당하는 과정으로서, 주어진 조건을 만족하는 범위 내에서 비용함수(cost function)의 최소화에 목적을 둔다. 이를 위해 본 논문에서는, 연산자 배치를 위한 하드웨어 할당(hardware allocation) 과정에서의 설계비용을 최소화시키기 위해, 연산결과를 저장하는 레지스터(register)와 연산간의 이동 통로인 버스(bus)의 최적화 기법을 논하였다. 특히, 하드웨어 할당과정의 중요한 과제인 버스와 레지스터의 최소화 기법을 논하였으며, 레지스터의 최적화는 스케줄링이 완료된 후의 결과를 이용하였다. 실험대상으로는 벤치마크 모델인 5차 디지털 웨이브필터(5th-order digital wave filter)를 사용하였으며, 본 논문의 결과를 기존결과와 비교함으로써, 본 논문의 효용성을 입증하였다. 모든 실험결과는 구조형태의 선형정수계획법(ILP : Integer Linear Programming)을 이용함으로써, 모든 경우에 언제나 최적의 결과를 얻을 수 있도록 하였다.