전자공학회논문지C (Journal of the Korean Institute of Telematics and Electronics C)
- 제35C권6호
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- Pages.1-8
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- 1998
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- 1226-5853(pISSN)
하이브리드 로직 스타일을 이용한 저전력 ELM 덧셈기 설계
A Design of Low Power ELM Adder with Hybrid Logic Style
초록
본 논문에서는 동일 칩 내부에 static CMOS와 하이브리드 로직 스타일(hybrid logic style)을 이용하여 저전력 8비트 ELM 덧셈기를 설계하였다. 두 개의 로직 스타일로 설계된 8비트 ELM 덧셈기는 0.8㎛ 단일 폴리 이중 금속, LG CMOS 공정으로 설계되어 측정되었다. 하이브리드 로직 스타일은 CCPL(Combinative Complementary Pass-transistor Logic), Wang's XOR 게이트와 ELM 덧셈기의 속도를 결정하는 임계경로(critical path)를 위한 static CMOS 등으로 구성된다. 칩 측정 결과, 전원 전압 5.0V에서 하이브리드로직으로 구현한 ELM 덧셈기가 static CMOS로 구현한 덧셈기에 비해 각각 전력소모 면에서 9.29%, 지연시간 면에서 14.9%, PDP(Power Delay Product)면에서 22.8%의 향상을 얻었다.
In this paper, we designed a low power 8bit ELM adder with static CMOS and hybrid logic styles on a chip. The designed 8bit ELM adder with both logic styles was fabricated in a 0.8
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