Implementation of the Extended Data Encryption Standard(EDES)

확장된 DES 구현

A new encryption algorithm had been proposed as a replacement to the Data Encryption Standard (DES) in [1,2]. It called the Extended DES (EDES) has a key length of 112 bits. The plaintext data consists of 96 bits divided into 3 sub-blocks of 32 bits each. The EDES has a potentially higher resistance to differential cryptanalysis that the DES due to the asymmetric number of f functions performed on each of the 3 sub-blocks and due to the increase of S-boxes from 8 to 16. This paper propose a hardware design for the EDES and its implementation in VLSI. The VLSI chip implements data encryption and decryption in a single hardware unit. With a system clock frequency of 15Mhz the device permits a data conversion rate of about 90Mbit/sec. Therefore, the chip can be applied to on-line encryption in high-speed networking protocols.

DES 암호 알고리즘을 대체 할 수 있는 112 비트의 키 길이를 갖는 EDES라는 새로운 알고리즘이 [1,2]에서 제안 되었다. 평문은 96비트로 입력되며, 이것은 각각 32비트의 3개의 서브 블록으로 분리된다. EDES는 S-box를 8비트에서 16비트로 증가하였으며, 3개의 서브블럭에 있는 f 함수들이 비대칭적으로 수행되기 때문에 differential cryptanalysis 보다 암호 강고가 강하다. 본 논문은 EDES에 대한 하드웨어의 설계와 VLSI로 구현되는 것을 제안한다. 암호화와 복호화는 VLSI의 단일 칩내에서 구현되도록 하였으며, 만약 시스템의 클럭 주파수가 15Mhz이면 약 90Mbit/sec로 암호화 할 수 있다. 그러므로 구현된 칩은 초고속망의 프로토콜에서 온라인으로 데이터를 암호화 하는데 적용될 수 있다.