On Designing Domino CMOS Circuits for High Testability

고 Testability를 위한 Domino CMOS회로의 설계

In this paper, a new testable design technique for domino CMOS circuits is proposed to detect stuck-at(s-at), stuck-open(s-op) and stuck-on(s-on) faults in the circuits by observing logic test reponses. The proposed technique adds one pMOS transistor per domino CMOS gate for s-op and s-on faults testing of nMOS transistors and one nMOS transistors and one nMOS transistor per domino gate or multilevel circuit to detect s-on faults in pMOS transistors of inverters in the circuit. The extra transistors enable the proposed testable circuit to operate like a pseudo static nMOS circuit while testing nMOS transistors in domino CMOS circuits. Therefore, the two=phase operation of a precharge phase and a evaluation phase is not needed to keep the domino CMOS circuit from malfunctionong due to circuit delays in the test mode, which reduces the testing time and the complexity of test generation. Most faults of th transistors in the proposed testable domino CMOS circuit can be detected by single test patterns. The use of single test patterns makes the testing of the proposed testable domino CMOS circuit free from path delays, timing skews, chage sharing and glitches. In the proposed design, the testing of the faults which, require test sequences also becomes free from test invalidation. The conventional automatic test pattern generators(ATPG) can be used for generating test patterns to detect faults in the circuits.

본 논문에서는 논리 모니터링 방식에 의해 stuck-at(s-at)고장, stuck-open(s-op)고장 및 stuck on(s-on) 고장을 검출하기 위한 Domino CMOS회로의 테스트용이화 셀계기법을 제안한다. Domino CMOS게이트내 nMOS트랜지스터들의 s-op고장과 s-on고장을 검출하기 위하여 한개의 pMOS 트랜지스터를 부가하고 단일 게이트 및 다단 Domino CMOS회로내 인버어터의 pMOS트랜지스터 s-on 고장을 검출하기 위해서 한개의 nMOS트랜지스터를 부가한가. 부가된 트랜지스터는 Domino CMOS를 테스트 모드에서 pseudo nMOS회로로 동작하도록 만든다. 따라서 일반 domino CMOS회로의 테스트 시 회로지연에 의한 오동작을 방지하는 선충전(precharge phase)과 논리결정(evaluation phase)의 이상(two-phase)동작을 필요로 하지 않아 테스트 시간과 테스트 생성의 복잡도를 줄일 수 있게 된다. 제안된 회로에서는 대부분의 고장들이 단일 테스트 패턴에 의해 검출되는데 이에따라 경로지연이나 타임스큐, 전하재분배 및 그리치 등에 의해 테스트가 무효화되는 것을 피할 수 있으며 테스트 패턴 생성을 위하여 기존의 자동 테스트패턴생성기(ATPG)를 이용할 수 있는 장점을 갖는다.