대한전자공학회논문지 (Journal of the Korean Institute of Telematics and Electronics)
- 제27권11호
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- Pages.49-54
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- 1990
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- 1016-135X(pISSN)
LDD MOSFET의 기생저항에 대한 간단한 모형
A Simple Model for Parasitic Resistances of LDD MOSFETS
- Lee, Jung-Il (Optical Electronics Lab, KIST) ;
- Yoon, Kyung-Sik (Dept. of Information Engineering, Korea Univ.) ;
- Lee, Myoung-Bok (Optical Electronics Lab, KIST) ;
- Kang, Kwang-Nham (Optical Electronics Lab, KIST)
- 발행 : 1990.11.01
초록
본 논문에서는 LDD(lightly doped drain)구조를 갖는 짧은 채널 MOSFET에서의 기생저항의 게이트 전압 의존도에 대한 모형을 제시하였다. 게이트 전극 밑에 위치한 LDD 영역에서는 게이트 전압에 의해 준 이차원적인 축적층(quasi two-dimensional accumulation layer)이 형성된다. 소오스 측 LDD 기생저항을 축적층의 저항과 벌크 LDD 저항의 병렬 연결로 취급하였으며 별크 LDD 저항은 채널의 반전층 끝으로부터
In this paper, a simple model is presented for the gate-voltage dependence of the parasitic resistance in MOSFETs with the lightly-doped drain (LDD) structure. At the LDD region located under the gate electrode, an accumulation layer is formed due to the gate voltage. The parasitic resistance of the source side LDD in the channel is treated as a parallel combination of the resistance of the accumulation layer and that of the bulk LDD, which is approximated as a spreading resistance from the end of the channel inversion layer to the
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