A LSI/VLSI Logic Design Structure for Testability and its Application to Programmable Logic Array Design

Test 용역성을 고려한 LSI/VLSI 논리설계방식과 Programmable Logic Array에의 응용

This paper proposes a new LSI/VLSI logic design structure which improves shift register latches in conventional LSSD. Test patterns are easily generated and fault coverage is enhanced by using the design structure. The new parallel shift register latch can be applied to the design of easily testable PLA's. In this case, the number of test patterns is decreased and decoders which are added to the feedback inputs in conventional PLA's using LSSD are not necessary.

논문에서는 종래의 LSSD에 사용한 쉬프트 레지스터 래치를 개선한 새로운 LSI/VLSI 논리설계방식을 제안한다. 이 설계방식을 사용함으로써 테스트 패턴의 생성이 용이해지고 고장검출률이 향상된다. 또한 여기서 제안한 병렬 쉬프트 레지스터 래치를 테스트가 용이한 PLA의 설계에 적용한다. 이 경우에 테스트 패턴의 수가 감소되고 LSSD를 사용한 종래의 PLA에서 귀환입력에 변가되는decoder가 제거된다.