On the Design Methods of Ternary Rate Multiplier

3치 Rate Multiplier의 설계

The novel design method of ternary rate multiplier is proposed. This paper sugests the new implementation technique of multiplier implemented by the technique is capable of working at higher spced than that of the ternary counter type. This technique is intended to use the binary elements except the ternary inverter. And also, the mordetn COS/MOS integration process can easily implement the circuit designed by this method.

本 論文에서는 3値 Rate Multipher에 對한 設計法을 硏究하였다. 이미 發表된 3値 計數器를 利用하는 方法보다 高速으로 動作할 수 있는 새로운 設計法. 즉 Shift Resister를 利用하여 Rate Multiplier를 構成하는 方法을 提案하고 前者의 方法과 比較 設計하였다. 이 設計法에 依한 回路構成은 3値 Inverter를 除外하고는 Binary 素子를 그대로 쓸 수 있게 한 점이 特徵이며, 集積化하는 過程에서도 現在의 IC 設計方法에 可能의 支障을 주지 않는다.