Source Voltage Minimization of Valve Performance Test Circuit for MMC based HVDC System

MMC 기반 HVDC용 밸브 성능시험회로의 전원전압 최소화

본 논문에서는 MMC 기반 HVDC 시스템용 밸브 성능시험회로에서 서브모듈(Sub Module) 커패시터 전압보다 낮은 전원전압을 사용하여 밸브(Valve) 단위의 서브모듈을 시험 할 수 있는 기법을 제안한다. 기존의 성능시험회로는 시험 전류를 만들기 위해 서브모듈 커패시터 전압보다 큰 DC 전원을 필요로 한다. DC 파워 서플라이는 성능시험회로의 가격의 대부분을 차지하므로 고전압 출력 DC 파워 서플라이의 사용은 시험회로 가격 상승의 주된 원인이 된다. 때문에 낮은 DC 전원 전압을 사용함으로 시험회로의 전반적인 가격을 낮출 수 있다. 시뮬레이션을 통하여 제안하는 시험회로의 타당성을 검증하였다.