An Efficient Hardware Implementation of Block Cipher CLEFIA-128

블록암호 CLEFIA-128의 효율적인 하드웨어 구현

This paper describes a small-area hardware implementation of the block cipher algorithm CLEFIA-128 which supports for 128-bit master key. A compact structure using single data processing block is adopted, which shares hardware resources for round transformation and the generation of intermediate values for round key scheduling. In addition, data processing and key scheduling blocks are simplified by utilizing a modified GFN(generalized Feistel network) and key scheduling scheme. The CLEFIA-128 crypto-processor is verified by FPGA implementation. It consumes 823 slices of Virtex5 XC5VSX50T device and the estimated throughput is about 105 Mbps with 145 MHz clock frequency.

128-비트 마스터키를 지원하는 블록암호 CLEFIA-128의 저면적 하드웨어 구현에 대해 기술한다. 라운드 키 생성을 위한 중간값 계산과 라운드 변환이 단일 데이터 프로세싱 블록으로 처리되도록 설계하였으며, 변형된 GFN(Generalized Feistel Network) 구조와 키 스케줄링 방법을 적용하여 데이터 프로세싱 블록과 키 스케줄링 블록의 회로를 단순화시켰다. Verilog HDL로 설계된 CLEFIA-128 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 823 slices로 구현되었으며, 최대 145 Mhz 클록으로 동작하여 105 Mbps의 성능을 갖는 것으로 예측되었다.