• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2012년도 추계학술대회
• /
• pp.780-783
• /
• 2012

최근 SoC 업계에서는 다양한 다중 버스 구조가 사용되고 있다. 그러나, 무분별한 버스 층의 남용은 통신 자원과 실리콘 면적의 낭비를 초래한다. 본 논문은 이러한 낭비를 막기 위한 최적의 다중 버스 구조를 탐색하는 정량적 분석법을 소개한다. 본 방법은 다양한 온칩 버스 프로토콜의 특성을 수학적 모델 형태로 반영하여 서로 다른 프로토콜을 기반으로 합성된 버스 구조간 비교가 가능하다. 예제를 대상을 실험한 결과 AHB, AXI, SNP 프로토콜 기반으로 합성된 다중 버스 구조 중 SNP 기반으로 합성된 버스 구조가 AXI 기반의 다중 버스 구조 대비 20% 더 성능이 좋으며 제안된 방법들을 통한 시간 복잡도도 상당히 저감된 것으로 확인되었다.

• 전기전자학회논문지
• /
• 제13권2호
• /
• pp.101-107
• /
• 2009

집적회로의 공정기술 및 설계기술이 발전함에 따라 많은 IP가 하나의 반도체 칩에 집적되어 하나의 시스템을 구성하는 SoC 설계가 많이 이루어지고 있다. 본 논문에서는 다양한 IP 간에 효율적인 데이터 통신이 이루어지도록 버스 상의 전송 특성에 따라 버스모드를 동적으로 재구성하는 SoC 3중 버스 구조를 제안한다. 제안된 버스는 다중-단일버스 모드, 단일-다중버스 모드로 재구성이 가능하며 따라서 단일버스 모드와 다중버스 모드의 장점을 모두 갖는다. 실험결과 제안된 버스구조는 기존의 고정된 버스구조보다 독립적이며 데이터 전송시간을 단축시킬 수 있음을 확인하였다. 그리고 제안된 버스구조를 JPEG 시스템에 적용한 결과 다중버스구조보다 평균 22%의 전송시간 단축을 얻을 수 있었다.

• 한국방송∙미디어공학회:학술대회논문집
• /
• 한국방송공학회 2004년도 정기총회 및 학술대회
• /
• pp.299-302
• /
• 2004

본 논문은 OCP(Open Core Protocol)에 호환되는 파이프라인 구조를 가진 시스템 버스와 MPEG 시스템에 적합한 메모리 버스를 갖는 계층 구조를 가지는 새로운 동기 세그먼트 버스를 제안한다. 이 구조는 MPEG 시스템의 모바일 제품에 사용되는 영상 데이터 처리를 위한 메모리 인터페이스에 기반을 둔 버스 구조와 Multi-master와 Multi-slave를 사용하여 고성능의 다중 처리를 위한 양방향 다중 버스 구조(bi-direction multiple bus architecture)를 가진다. 효율적인 데이터 처리를 위하여 파이프라인 stage와 결합된 Master와 Slave의 주소번지가 latency를 결정하며, 시스템의 특성에 따라서 IP 코어를 배치하였다. 제안된 버스는 저 전력 구현을 위하여 세그먼트 버스 구조를 가지고, 멀티미디어 SoC 시스템의 성능 저하 없이 다중 작업이 가능한 구조를 갖는다. Wirability를 고려하여 양방향 구조를 채택하였고, Testablility를 위하여 단방향(uni-direction) 구조와 대체 가능하다. 또한, Local arbiter의 수정만으로 Master의 추가가 가능한 확장 구조를 가진다. Latency를 줄이기 위하여 직접 제어 방식과 단순한 구조의 Central arbiter로 구현되었다.

• 대한전자공학회논문지SD
• /
• 제42권4호
• /
• pp.9-18
• /
• 2005

본 논문은 OCP(Open Core Protocol)에 호환되는 파이프라인 구조를 가진 시스템 버스와 MPEG 시스템에 적합한 메모리 버스로 구성된 계층 구조를 가지는 새로운 동기 세그먼트 버스를 제안한다. 이 구조는 MPEG 시스템의 모바일 제품에 사용되는 영상 데이터 처리를 위한 메모리 인터페이스에 기반을 둔 버스 구조와 멀티 마스터와 멀티 슬레이브를 사용하여 고성능의 다중 처리를 위한 양방향 다중 버스 구조(hi-direction multiple bus architecture)를 가진다. 효율적인 데이터 처리를 위하여 파이프라인 스테이지와 결합된 마스터와 슬레이브의 주소번지가 latency를 결정하며, 시스템의 특성에 따라서 각각의 IP 코어를 배치하였다. 제안된 버스는 저전력 구현을 위하여 세그먼트 버스 구조를 가지고, 멀티미디어 SoC 시스템의 성능 저하 없이 다중 작업이 가능한 구조를 가지며 확장이 가능하다. 제안된 버스 구조는 AMBA와 비교하였을 때 bandwidth는 3.7배 증가하였고 latency는 0.25배 감소하였다.

• 대한전자공학회논문지SD
• /
• 제45권5호
• /
• pp.71-81
• /
• 2008

본 논문에서는 새로운 On-Chip 버스로 다중처리 기반의 GALDS 버스 구조를 제안하였고 성능을 검증하였다. 제안된 GALDS 버스 구조는 멀티 마스터 멀티 슬레이브의 다중 처리를 지원하는 세그먼트(segment) 기반의 고성능의 양방향 다중처리 버스 구조(bi-direction multitasking bus architecture)이다. 또한, 시스템의 태스크(task) 분석에 의해서, 버스는 버스 동작 주파수의 배수 값을 갖는 주파수 사이에서 각각의 IP에 최적화된 동작 주파수를 선택하기 때문에 전체 전력 소모를 줄일 수 있다. 서로 다른 동작 주파수를 입력받은 IP들 간의 효율적인 데이터 통신을 위하여, 본 구조에서는 비동기 양방향 FIFO를 기반으로 하는 비동기 Wrapper 설계하였다. 또한, 버스 세그먼트의 추가만으로 시스템의 쉬운 확장이 가능하기 때문에, 제안된 구조는 IP 재사용 및 구조적 변경이 용이한 장점을 갖는다. 제안된 버스의 검증을 위해 4-마스터/4-슬레이브를 가지는 4-세그먼트의 버스와 비동기 Wrapper를 Verilog HDL을 이용하여 구현하였다. 버스의 다중처리동작 검증은 버스와 IP의 동작 주파수 비가 1:1, 1:2, 1:4, 1:8인 경우를 기준으로 시뮬레이션을 통해 마스터 IP에서 슬레이브 IP 사이의 데이터 읽기 및 쓰기 전송 동작을 확인하였다. 데이터 전송은 Advanced Microcontroller Bus Architecture(AMBA)과 호환 가능한 16 Burst Increment 모드로 하였다. 제한된 GALDS 버스의 최대 동작 지연시간은 쓰기 동작 시 22 클럭, 읽기 동작 시 44 클럭으로 확인되었다.

• 대한전자공학회논문지SD
• /
• 제44권4호
• /
• pp.24-31
• /
• 2007

현재까지 다수의 버스 프로토콜과 구조가 발표되었지만, 대부분 공유 버스 구조를 가져 시스템 성능 저하의 원인이 되었다. 기존의 공유버스가 갖는 문제점들을 해결하기 위해 고성능의 버스 프로토콜인 SNP (SoC Network Protocol)와 버스 구조인 SNA (SoC Network Architecture)가 제안되었는데, 이를 수정/개선한 버스 구조를 제안하고자 한다. 개선된 SNA는 다중 마스터의 다중 버스 요청에 대해 다중 라우팅을 지원함으로써 성능을 향상시켰으며, 내부 라우팅 로직의 최적화로 면적을 감소시켰다. 또한 성능감소 없이 AMBA AHB 프로토콜과 완벽히 호환 가능한 XSNP(Extended SNP)를 인터페이스 프로토콜로 사용한다. 현재 라우팅 로직을 최적화하여 개선된 SNA의 하드웨어 복잡도가 크게 증가하지 않았고, 기존 SNP를 사용하는 IP는 호환성 문제나 성능 감소 없이 개선된 SNA를 통해 통신할 수 있다. 더불어, SNA는 AMBA AHB와 인터커넥트 버스 매트릭스를 대체할 수 있으며, 다중 채널을 동시에 보장하고 다양한 토플로지를 지원가능 하도록 설계되어 사용하는 IP 수에 따라 설계자에 의해 다양한 토플로지를 선택할 수 있다. 한편, SNA는 적은 수의 인터페이스 와이어를 가지기 때문에 오프 칩 버스로도 사용될 수 있다. 제안된 버스 구조는 시뮬레이션과 어플리케이션 동작을 통해 검증이 완료되었다.

• 한국시뮬레이션학회:학술대회논문집
• /
• 한국시뮬레이션학회 1992년도 제2회 정기총회 및 추계학술 발표회 발표논문 초록
• /
• pp.2-2
• /
• 1992

최근 여러 분야에서 컴퓨터의 용도가 확산되고 더 높은 computing power에 대한 요구가 증가함에 따라, 컴퓨터의 성능을 향상시키기 위하여 프로세서의 고속화와 함께 시스템 구조의 개선을 위한 많은 연구가 진행되고 있다. 한 시스템내에 여러 개의 CPU들이 존재하는 다중프로세서 시스템(multiprocessor system) 구조를 가진 슈퍼미니급 중형 컴퓨터들은 상호연결망으로서 버스(bus) 방식을 많이 채택하고 있다. 버스 구조는 하드웨어가 간단하여 구현이 용이하지만, 여러 개의 시스템 지원들(프로세서들, 기억장치 모듈들 및 입출력 모듈들)이 버스를 공유하기 때문에 경합으로 인한 지연 시간이 발생하게 된다. 이러한 지연 시간으로 인한 성능 저하를 개선하는 방법으로는 버스 수의 증가와 최적 통제 프로토콜의 설계가 있다. 본 연구에서는 여러 개의 버스를 가진 다중프로세서 시스템에서 4가지 대표적인 버스 중재 프로토콜들에 대해 성능을 분석, 비교하여 최적 프로토콜을 제시하고자 한다. 이러한 대규모 하드웨어에 의하여 구현되는 시스템에서 주요 설계 요소들에 따른 시스템 성능 분석과 비교는 설계 단계에서 필수적인 과정이다. 그러나 하드웨어를 만들어서 분석하는 방법은 시간과 비용이 많이 소요되기 때문에 소프트웨어 시뮬레이션 방법이 널리 사용되고 있다. 본 연구팀에서는 시뮬레이션 전용언어인 SLAM II를 이용하여 다중프로세서 시스템의 시뮬레이터를 개발하고, 버스중재 프로토콜(bus arbitration protocol)을 용이하게 변경할 수 있도록 하여 각각의 성능을 비교하였다. 이 연구에서 비교된 프로토콜들은 고정-우선순위 방식(fixed-priority scheme), FIFO(first-in first-out) 방식, 라운드-로빈 방식(round-robin scheme), 및 회전-우선순위 방식(rotating-priority scheme) 등이다. 실험은 시스템의 주요 요소들인 프로세서와 기억장치 모듈 및 버스의 수들을 변경시킴으로써 다양한 시스템 환경에 대한 분석을 시도하였다. 작업 부하가 되는 기하장치 액세스 요구간 시간가격(inter-memory access request time interval)은 필요에 따라서 고정값 또는 확률 분포함수를 사용하였다. 특히, 실행될 프로그램의 특성에 따라 각 프로토콜의 성능이 다르게 나타날 수 있음을 검증하였으며, 기억장치의 지역성(memory locality)에 대한 프로토콜들의 성능도 비교하였다.

• 한국정보통신학회논문지
• /
• 제10권6호
• /
• pp.1045-1054
• /
• 2006

본 논문에서는 MIL-STD-1553 data bus 네트워크의 다중화를 위한 버스 인터페이스 모듈의 설계에 관하여 기술하였다. 일반적으로 MIL-STD-1553 네트워크는 단일 레벨의 버스 토플로지를 사용하지만 응용 시스템의 구조에 따라 데이터 버스의 다중화가 요구된다. 버스의 다중화를 위해서는 마이크로 프로세서가 사용되며, 시스템의 하드웨어와 소프트웨어의 추가 기능이 요구된다. 설계된 인터페이스 모듈은 마이크로 프로세서의 사용 없이 통신용 트랜시버와 간단한 전자회로로 구성되어 있다. 하드웨어 테스트 및 소프트웨어 시뮬레이션 통하여 설계 제작된 모듈의 성능을 검증하였다.

• 대한전자공학회논문지SD
• /
• 제45권9호
• /
• pp.96-102
• /
• 2008

SoC의 버스 구조에는 싱글버스와 다중버스로 구분된다. 싱글버스는 전송을 원하는 여러 개의 마스터 중 선택된 하나의 마스터만이 데이터 트랜잭션을 수행할 수 있다. 반면에 다중버스는 개별적으로 동작이 가능한 버스를 브리지를 통해 연결하여 각각의 버스에서 여러 데이터를 병렬 처리할 수 있다. 그러나 현재의 버스에서 다른 버스로 데이터 통신을 수행할 경우, 레이턴시가 급격하게 증가할 수 있다. 게다가, 다중버스의 성능은 마스터의 개수, 슬레이브의 종류 등에 따라 쉽게 바뀔 수가 있다. 이에 본 논문에서는 TLM(Transaction Level Model) 시뮬레이션 방법을 이용하여 마스터의 개수, SDRAM, SRAM, 레지스터 등의 슬레이브 종류에 따른 싱글버스와 다중버스 아키텍처의 성능을 정량적으로 비교 분석하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
• /
• pp.369-370
• /
• 2007

본 논문에서는 IDLE 전송만을 수행하거나 버스접근빈도가 낮은 디폴트 마스터(Default Master)를 버스에 대한 접근빈도가 가장 높은 마스터로 재정의 하고, 버스접근빈도가 가장 높은 마스터를 찾기 위한 블록을 제작하여 추가하였다. 이 블록을 이용하여 버스에 대한 접근빈도와 데이터의 특성에 따라 디폴트 마스터를 재설정 해줄 수 있다 이로써 버스에 대한 접시간을 줄이고, 다중버스구조에서 단일버스구조와 동일한 전송이 가능하게 하여, 기존의 디폴트 마스터를 사용한 버스 구조에서 보다 효율적인 전송이 가능하다.