Proceedings of the Korean Institute of Surface Engineering Conference (한국표면공학회:학술대회논문집)
- 2007.11a
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- Pages.27-27
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- 2007
The effects of current conditions on the defect free deep via fill with reduced overburden
Overburden 억제와 무결함 Deep Via Cu Fill 도금을 위한 전류조건의 영향
Abstract
Cu via fill 도금 시, void, seam과 같은 내부 defects는 공정 중 신뢰성을 떨어뜨리며, 전기신호 전달속도를 느리게 한다. 또한 Cu via fell 도금 공정 중 발생하는 과도한 Cu 표면 도금층은 wafer thenning 공정의 생산성 저하와 공정 비용 상승을 유발한다. 3D Interconnection용 직경 30
Keywords