Proceedings of the KIEE Conference (대한전기학회:학술대회논문집)
- 1985.07a
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- Pages.242-245
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- 1985
Logic Circuit Synthesis Using Prolog
Prolog를 이용한 논리회로 합성
- Published : 1985.07.26
Abstract
논리회로의 합성이란 minimize된 Boolean Expression을 실재로 존재라는 TTL IC로 Implement시키는 과정을 말한다. 즉, IC pin assignment 의 과정인 것이다. 본 논문에서는 논리회로를 합성하는 expert system의 초보적인 형태를 제안하고 있다.
Keywords