• Journal of electromagnetic engineering and science
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• 제6권3호
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• pp.147-154
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• 2006

In this paper, we propose and present implementation results of a high-speed turbo decoding algorithm. The latency caused by (de) interleaving and iterative decoding in a conventional maximum a posteriori(MAP) turbo decoder can be dramatically reduced with the proposed design. The source of the latency reduction is come from the combination of the radix-4, dual-path processing, parallel decoding, and rearly-stop algorithms. This reduced latency enables the use of the turbo decoder as a forward error correction scheme in real-time wireless communication services. The proposed scheme results in a slight degradation in bit-error rate(BER) performance for large block sizes because the effective interleaver size in a radix-4 implementation is reduced to half, relative to the conventional method. Fixed on the parameters of N=212, iteration=3, 8-states, 3 iterations, and QPSK modulation scheme, we designed the adaptive high-speed turbo decoder using the Xilinx chip (VIRTEX2P (XC2VP30-5FG676)) with the speed of 17.78 Mb/s. From the results, we confirmed that the decoding speed of the proposed decoder is faster than conventional algorithms by 8 times.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 전력전자학술대회
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• pp.198-200
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• 2018

In this paper a single-stage single-phase differential type isolated AC-DC converter is proposed. This converter eliminates the requirement to use bulky electrolytic capacitor from the system and at the same time provides DC charging by employing the AC Power Decoupling waveform control method. All the switches of the converter achieve ZVS turn on during half line cycle and all diodes achieve ZCS turn off during entire line cycle. A conventional controller is implemented for PFC control and output regulation, whereas a power decoupling controller is added to compensate $2^{nd}$ harmonic ripple power. In addition, an interleaving technique is applied to increase the power range of the converter and reduce the input inductor size. In the end simulation verification is performed and results are obtained for 6.6KW.

• 한국정보과학회논문지:소프트웨어및응용
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• 제27권2호
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• pp.108-119
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• 2000

병렬 프로그램 테스팅을 위한 기존의 연구는 대부분 프로그램 수행 중에 얻어진 이벤트 트레이스(event trace)를 바탕으로 재수행성을 보장하는데 중점을 두고 있다. 반면에 개발과정에서 만들어진 요구/설계 명세로부터 테스팅을 위한 이벤트 시퀀스를 생성하는 방법에 대한 연구는 빈약한 실정이다. 이 논문에서는 통신 소프트웨어 개발 분야에서 광범위하게 사용되는 메시지 순차도(MSC)로부터 병렬 프로그램의 모듈 테스팅을 위한 이벤트 시퀀스를 생성하는 방법을 제시한다. 명세로부터 이벤트 시퀀스를 생성하기 위해서는 명세 내에 묵시적으로 포함되어 있는 이벤트들과 그들 간의 선후관계를 파악해야 한다. 이를 위해서 이 연구에서는 프로그램 수행 중에 이벤트들의 발생 순서를 결정하기 위해 사용해오던 논리시간 벡터(logical time stamp)를 MSC 명세에 적용함으로써 이벤트 간의 선후관계를 추출한다. 또한 이를 바탕으로 이벤트 시퀀스를 자동 생성하는 방법을 제시하고 전화 통화 예제를 사용해서 제시한 방법의 효용성을 보인다.

• 한국정보처리학회논문지
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• 제5권10호
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• pp.2686-2703
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• 1998

프로세서 메모리 혼합 구조는 해마다 증가하는 프로세서와 메모리간의 성능 격차를 해결하는 대안으로 연구가 활발히 진행되고 있다. 본 논문에서는 프로세서 메모리 혼합 구조의 여러 가지 설계 대안들을 고찰하였다. 이를 위해서 DRAM 접근 시간의 분석적 모델을 제안하고 성능 향상점 및 성능 병목점을 찾았다. 제안한 분석적 모델에 의하여 DRAM 페이지 적중률을 증대하여 성능을 향상시키는 구조로써 새로운 온칩 DRAM 구조인 프리차지 연기 뱅크 아키텍쳐를 제안하였다. 또한 제안한 뱅크 아키텍쳐에 효율적으로 적용할 수 있는 뱅크 인터리빙 방법을 제시하였다. 제안한 구조는 기존의 일반적 DRAM 구조 및 계층적 다중-뱅크 구조보다 우수함을 시뮬레이션을 통하여 증명하였다. 시뮬레이션은 SimpleScalar 툴을 개조하여 사용하였고, SPEC95 벤치마크에 대해서, 캐쉬 메모리의 크기, 뱅크 개수, 프리차지 연기 시간 등의 변화에 대한 성능을 분석하였다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1031-1038
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• 2005

본 논문에서는 패럴렉스 배리어 방식의 2D/3D 겸용 PC 및 핸드폰용 LCD를 위한 화소단위의 실시간 3D 영상변환 구조를 제안하고, 이를 FPGA 기반으로 설계한 후에 전체적인 동작을 위한 시스템으로 구현하였다. PC로부터 출력되는 아날로그 형태의 영상신호를 A/D 변환한 후에 디지털 형태의 신호를 입력된 영상의 형태에 따라서 3D 형태의 영상으로 재구성한다. 3D 형태의 영상으로 재구성하는 알고리즘은 패럴렉스 배리어에 많은 부분 의존하고 하는데, 입력되는 영상의 포맷에 따라서 R, G, B의 화소 단위로 영상을 인터리빙 하는 방식을 사용한다. 제안한 구조는 고속의 메모리 처리기법과 함께 다시점 2D 영상을 3D 영상으로 변환하는 FPGA로 설계되고, 고속의 데이터 저장 및 처리를 위해 4개의 SDRAM을 사용한다. 구현된 전체 시스템은 A/D 변환기를 위한 시스템과 디지털화된 2D 영상신호를 3D 디스플레이를 위한 영상신호로 변환하는 FPGA 시스템 그리고 3D영상을 디스플레이할 수 있는 LCD 패널로 구성된다.

• 한국통신학회논문지
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• 제37권6A호
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• pp.420-425
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• 2012

오류정정부호화 방식은 일종의 타임 다이버시티 기술의 하나로써 채널에서 발생하는 잡음 및 페이딩 효과를 부호어 내의 여러 개의 비트로 분산시킴으로써 성능의 향상을 도모하는 기술이다. 따라서, 임의의 오류정정부호에 대한 성능이 극대화되기 위해서는 부호어 내의 비트 간 잡음 및 페이딩 정보가 서로 독립적이 될 수 있도록 해주는 것이 가장 바람직하다. 본 논문에서는 고차원변조 방식 및 비교적 짧은 기간의 페이딩으로 감소될 수 있는 타임 다이버시티 효과를 최대화 할 수 있는 블록터보부호를 제안한다. 본 논문에서는 특히 매우 간단한 부호 비트 할당 주소 계산식을 제안하여 외부의 별도의 인터리버 없이 성능을 극대화할 수 있도록 하였다. 본 논문에서 제시된 시뮬레이션 결과에 따르면 기존 방식에 비하여 수 dB 이상의 성능 향상 효과를 기대할 수 있다.

• 한국통신학회논문지
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• 제41권6호
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• pp.611-619
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• 2016

현대전에서의 전자전은 전쟁에 있어서 승패를 좌우한다. 따라서 적의 미상 레이더에서 방사하는 전자파를 수신하여 신호 처리 후 레이더의 변조방식을 식별하는 일은 전자전에서 중요한 핵심 과제이다. 본 논문에서는 최근 전자전 보호능력이 우수한 Linear Up Sliding PRI, Non-Linear Up Sliding PRI 방식과 Linear Down Sliding PRI, Non-Linear Down Sliding PRI 방식을 자동 식별하는 알고리즘을 TDOA(Time Difference Of Arrival) 개념을 적용하여 개발하였다. 안테나로 입력되는 레이더 펄스마다 각 제원을 산출하고 제원 중에서 펄스반복간격의 PRI값으로부터 시간차의 특성을 산출하여 식별 알고리즘을 개발하였다. 알고리즘을 프로그래밍한 후 표본 PRI데이터 를 입력하여 처리한 결과, 모두 정확히 PRI변조방식을 식별하였다. 개발된 알고리즘은 향후 ES(ESM, ELINT)장비에 적용 가능할 것으로 판단한다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.63-72
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• 2012

본 연구에서는 Quad FHD의 고해상도 동영상을 실시간 처리하는 고성능 H.264/AVC 디블로킹필터를 설계하였다. 연산처리 성능을 향상시키기 위해 라인에지필터 16개를 4개의 블록에지필터로 병렬 설계하였으며, 내부버퍼 크기와 연산 사이클을 줄이기 위해 H.264/AVC 디블로킹 필터 순서를 4단 병렬 지그재그 스캔 순서로 스케줄링하였다. 그리고 블록에지필터 연산 간 1사이클의 지연시간을 두어 데이터 충돌을 방지하고, 블록에지필터 간 내부버퍼를 인터리빙 버퍼로 구현하여 내부버퍼 크기를 줄였다. 0.18um 공정에서 시뮬레이션한 결과, 최대 동작주파수가 90MHz이며, 게이트 수는 140.16 Kgates이다. 제안하는 H.264/AVC 디블로킹필터는 동작주파수 90MHz에서 Quad FHD급 동영상($3840{\times}2160$)을 초당 113.17프레임으로 실시간 처리가 가능한 결과이다.

• Journal of Computing Science and Engineering
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• 제5권2호
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• pp.111-120
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• 2011

Data mining algorithms should exploit new hardware technologies to accelerate computations. Such goal is difficult to achieve in database management system (DBMS) due to its complex internal subsystems and because data mining numeric computations of large data sets are difficult to optimize. This paper explores taking advantage of existing multithreaded capabilities of multicore CPUs as well as caching in RAM memory to efficiently compute summaries of a large data set, a fundamental data mining problem. We introduce parallel algorithms working on multiple threads, which overcome the row aggregation processing bottleneck of accessing secondary storage, while maintaining linear time complexity with respect to data set size. Our proposal is based on a combination of table scans and parallel multithreaded processing among multiple cores in the CPU. We introduce several database-style and hardware-level optimizations: caching row blocks of the input table, managing available RAM memory, interleaving I/O and CPU processing, as well as tuning the number of working threads. We experimentally benchmark our algorithms with large data sets on a DBMS running on a computer with a multicore CPU. We show that our algorithms outperform existing DBMS mechanisms in computing aggregations of multidimensional data summaries, especially as dimensionality grows. Furthermore, we show that local memory allocation (RAM block size) does not have a significant impact when the thread management algorithm distributes the workload among a fixed number of threads. Our proposal is unique in the sense that we do not modify or require access to the DBMS source code, but instead, we extend the DBMS with analytic functionality by developing User-Defined Functions.

• 한국콘텐츠학회논문지
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• 제8권4호
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• pp.63-70
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• 2008

본 논문은 임의의 펄스 레이저 송신기에서 방사되는 레이저 펄스 신호를 실시간으로 수신하여 수신된 레이저 펄스열(pulse train)의 펄스 반복주기(pulse repeat interval: PRI)의 형태와 반복 시간을 계산하는 방법에 대하여 기술하였다. 레이저 송신기에서 방사되는 펄스열의 형태와 주기는 고정(fixed), 지터(jitter), 삼각파 등 매우 다양하며, 이러한 레이저 신호의 PRI 패턴을 구하기 위해서 펄스도래시간(time of pulse arrival)의 1차 차분과 2차 차분을 이용하는 방법을 제안하였다. 제안된 방법은 TOA의 1차 차분의 표준편차가 평균값의 5%이하이면 수신된 펄스열은 고정 PRI 패턴 또는 지터 PRI 패턴이며, 5% 이상이면 삼각파 또는 톱니파 등의 PRI 패턴으로 분리한다. 본 알고리즘을 이용하여 펄스열을 분리한 결과 신호 분석능력이 우수하여 레이저 감시 시스템 등에 사용할 수 있을 것으로 판단된다.