스마트폰 무선 충전 시나리오에서는 송신 패드에 비해 수신 패드의 크기가 작으므로 수신 패드의 위치에 상관없이 일정한 전력을 부하에 공급하는 것이 중요하다. 본 논문에서는 송신 패드와 수신 패드의 크기가 각각 $16cm{\times}18cm$와 $6cm{\times}8cm$의 직사각형 구조를 갖는 경우, 무선 전력 전송 송신부에 위치한 E급 증폭기의 Drain 바이어스 전압만을 조정하여 수신 패드의 위치에 상관없이 일정한 전력이 부하에 공급되는 방식을 제안하였다. 설계된 LF-대역 무선 전력 시스템의 구성은 PWM IC인 TL494로 제어되는 Buck converter 구조의 전원 회로, 저가의 IRF510 power MOSFET을 이용한 E급 증폭기, 송신 패드 및 수신 패드, 그리고 Schottky 다이오드를 이용한 풀 브릿지 정류기로 구성된다. 제작된 무선 전력 전송 시스템은 바이어스 조정을 하지 않는 경우 240 kHz에서 최대 4 W 출력과 67 % 이상의 시스템 효율을 가지며, 바이어스 조정을 하는 경우에는 수신 패드의 위치에 상관없이 수신 전력을 2 W로 일정하게 유지할 수 있다.
This paper describes a low-voltage and low-power channel selection analog front end with continuous-time low pass filters and highly linear programmable-gain amplifier(PGA). The filters were realized as balanced Gm-C biquadratic filters to achieve a low current consumption. High linearity and a constant wide bandwidth are achieved by using a new transconductance(Gm) cell. The PGA has a voltage gain varying from 0 to 65dB, while maintaining a constant bandwidth. A filter tuning circuit that requires an accurate time base but no external components is presented. With a 1-Vrms differential input and output, the filter achieves -85dB THD and a 78dB signal-to-noise ratio. Both the filter and PGA were implemented in a 0.18um 1P6M n-well CMOS process. They consume 3.2mW from a 1.8V power supply and occupy an area of $0.19mm^2$.
The flyback converter, which can be regarded as a nonlinear time-varying system, has complex dynamics and nonlinear behaviors. These phenomena can affect the stability of the converter. To simplify the modeling process and retain the information of the output capacitor branch, a special sampled-data model of a peak current-mode (PCM) controlled flyback converter is established in this paper. Based on this, its dynamic behaviors are analyzed, which provides guidance for designing the circuit parameters of the converter. With the critical stability boundary equation derived by a Jacobian matrix, the stable operation range with a varied output capacitor, proportional coefficient of error the amplifier, input voltage, reference voltage and slope of the compensation ramp of a PCM controlled flyback converter are investigated in detail. Research results show that the duty ratio should be less than 0.5 for a PCM controlled flyback converter without ramp compensation to operate in a stable state. The stability regions in the parameter space between the output capacitor and the proportional coefficient of the error amplifier are enlarged by increasing the input voltage or by decreasing the reference voltage. Furthermore, the ramp compensation also can extend to the stable region. Finally, time-domain simulations and experimental results are presented to verify the theoretical analysis results.
Jiwoong Jung;Yong Choi;Seunghun Back;Jin Ho Jung;Sangwon Lee;Yeonkyeong Kim
Nuclear Engineering and Technology
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제56권4호
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pp.1532-1537
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2024
Time-of-flight (TOF) PET detectors with fast-rise-time scintillators and fast-single photon time resolution silicon photomultiplier (SiPM) have been developed to improve the coincidence timing resolution (CTR) to sub-100 ps. The CTR can be further improved with an optimal bandwidth and minimized electronic noise in the readout circuit and this helps reduce the distortion of the fast signals generated from the TOF-PET detector. The purpose of this study was to develop an ultra-high frequency and fully-differential (UF-FD) readout circuit that minimizes distortion in the fast signals produced using TOF-PET detectors, and suppresses the impact of the electronic noise generated from the detector and front-end readout circuits. The proposed UF-FD readout circuit is composed of two differential amplifiers (time) and a current feedback operational amplifier (energy). The ultra-high frequency differential (7 GHz) amplifiers can reduce the common ground noise in the fully-differential mode and minimize the distortion in the fast signal. The CTR and energy resolution were measured to evaluate the performance of the UF-FD readout circuit. These results were compared with those obtained from a high-frequency and single ended readout circuit. The experiment results indicated that the UF-FD readout circuit proposed in this study could substantially improve the best achievable CTR of TOF-PET detectors.
본 논문에서는 국내향 800MHz CDMA 와 PCS(CDMA 방식)에서 동시에 사용될 수 있는 이동통신 전화기의 핵심부품인 이중대역 전력증폭기 모듈에 대한 연구를 기술하였다. CDMA 방식의 전화기가 갖는 사용빈도가 가장 높은 출력(1O-15dBm)이 선형영역인점을 고려하여 종단전력증폭용 GaAs FET의 DC 동작점을 B급으로 제한하므로서 배터리 사용시간을 연장하였다. 따라서 낮은 동작점에서도 우수한 선형성을 가진 2개의 Plastic GaAS FET로서 모듈을 구현하였고 입출력단에 주파수 분리회로를 설계하여 2개의 주파수 대역을 사용할수 있게 하였다. 모듈의 소형화를 위해 다층기판을 사용하였으며 협소한 전송선로간의 전자기결합과 가판 각 층간의 via hole 등은 전자기 해석을 통해 회로 설계에 반영하였다. 모듈 전체 크기는 O.96CC($22{\times}14.5{\times}3mm^3$) 이고 출력 10~l5dBm에서 모듈 총전류는 130mA이다. 선형특성은 출력 28dBm(CDMA, 800MHz)와 23.5dBm(PCS)에서 IS-95에서 규정하는 ACPR(Adjacent Channel Power Rejection)보다 2-3dB 여유도를 가진다.
본 논문은 병렬 오차 증폭기 구조를 적용하여 과도응답특성 개선한 LDO 레귤레이터를 제안한다. 제안하는 LDO 레귤레이터는 고 이득, 좁은 주파수 대역의 오차증폭기 (E/A1)와, 저 이득, 넓은 주파수 대역의 오차증폭기 (E/A2)로 이루어지며, 두 오차증폭기를 병렬 구조로 설계해서 과도응답특성을 개선한다. 또한 슬루율을 높여주는 회로를 추가하여 회로의 과도응답특성을 개선하였다. 극점 불할 기법을 사용하여 외부 보상 커패시터를 온 칩 화하여 IC 칩 면적을 줄여 휴대기기 응용에 있어서도 적합하게 설계 하였다. 제안된 LDO 레귤레이터는 매그나칩/하이닉스 $0.18{\mu}m$ CMOS 공정을 사용하여 회로설계 하였고 칩은 $500{\mu}m{\times}150{\mu}m$ 크기로 레이아웃을 실시하였다. 모의실험을 한 결과, 2.7 V ~ 3.3 V의 입력 전압을 받아서 2.5 V의 전압을 출력하고 최대 100 mA의 부하 전류를 출력한다. 레귤레이션 특성은 100 mA ~ 0 mA에서 26.1 mV의 전압변동과 510 ns의 정착시간을 확인하였으며, 0 mA에서 100 mA의 부하 변동 시 42.8 mV의 전압 변동과 408 ns의 정착 시간을 확인하였다.
본 논문은 동일 주파수 무선통신 시스템에서 발생되는 궤환신호를 상쇄하기 위한 간섭잡음제거기에 관한 연구이다. 송신 안테나에서 수신 안테나로 시변 궤환되는 신호는 수신 시스템의 성능을 저하시킨다. 따라서, 본 논문에서는 이러한 시변 궤환신호를 제거하므로써 수신기의 발진현상을 방지하고 전력증폭기의 최대 출력을 지속적으로 유지하도록 하는 적응성 궤환방식을 이용한 간섭잡음제거기를 제안하였다.
Wireless communication systems, such as WLAN or Bluetooth receivers, employ preamble data to estimate the channel characteristics, introducing stringent settling-time constraints. This makes the use of traditional closed-loop feedback automatic gain control (AGC) circuits impractical for these applications. In this paper, a compact feedforward AGC circuit is proposed to obtain a fast-settling response. The AGC has been implemented in a 0.35 ${\mu}m$ standard CMOS technology. Supplied at 1.8 V, it operates with a power consumption of 1.6 mW at frequencies as high as 100 MHz, while its gain ranges from 0 dB to 21 dB in 3 dB steps through a digital word. The settling time of the circuit is below 0.25 ${\mu}s$.
In this paper, we have developed EEG (electroencephalography) analyzer for monitoring the condition of brain in neurological surgery. This system is composed of EEG amplifier. personal-computer and BSP (Digital Signal Processor). By parallel processing of DSP, this system can analysis the power spectral density change of EEG in real-time and display the CSA(Compressed Spectral Array) and CDSA(Color Density Spectral array) of EEG. This system was tested by real EEG and showed the change of EEG.
In this paper, we developed a pressure measurement apparatus with the parallel structure to improve the measurement efficiency of pressure sensors by reducing the measurement time of pressure. The developed system has two parallel positions for loading Silicon pressure sensor and has a dual valve structure. The semiconductor pressure sensors prepared by Copal Electronics were used to confirm the performance of the developed measurement system. Two stage differential amplifier circuit was employed to amplify the weak output signal and the amplified output signal was improved utilizing a low-pass filter. New apparatus shows the measurement time of pressure two times shorter than that of conventional one with the serial structure, while both structures show the similar linear output versus pressure characteristics.
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[게시일 2004년 10월 1일]
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