• 한국통신학회논문지
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• 제34권2C호
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• pp.175-180
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• 2009

우수한 에러 정정 부호 기법인 LDPC(Low Density parity Check) 부호를 고밀도 광 기록 시스템에 적용하는 경우, 변조 부호 복호기는 연판정 채널 출력 검출기를 통과해 나온 정보 중에서 패리티 부분을 받아서 연판정 값을 출력해줘야 하는 알고리즘이 필요하다. 따라서 본 논문에서는 고밀도 광기록 채널에서 17PP 변조 부호에 대한 효과적인 연판정 입력 연판정 출력 런-길이 제한 부호의 복호 알고리즘을 제안하고, 이 때 LDPC 부호의 성능을 비교하였다. 그 결과 기존에 연구되었던 (1, 7) RLL을 이용한 연판정 입력 연판정 출력 복호 알고리즘 보다, 고밀도 광 기록 채널에서는, 제안한 17PP를 이용한 연판정 입력 연판정 출력 복호 알고리즘이 0.8dB 정도의 성능 이득이 있는 것을 알 수 있었다.

• 방송공학회논문지
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• 제16권6호
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• pp.1026-1035
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• 2011

본 논문은 기존 블록 터보 부호의 SISO(Soft-input Soft-output) 기반 반복 복호 알고리즘의 일반화 및 활용에 대한 연구를 다루고 있다. R. M. Pyndiah는 AWGN 채널(Additive White Gaussian Noise Channel)에서 2차원 Linear Block Code(선형 블록 부호, LBC) 결합으로 구성된 Product 부호의 SISO 반복 복호 방식을 제안했으며, 이를 블록 터보 부호라 하였다. 블록 터보 부호의 SISO 복호방식은 SIHO(Soft-input Hard-output) 복호 방식인 Chase 알고리즘의 부호 판정을 기반으로 연판정 정보를 생성 후 전달하여 반복적인 복호를 수행한다. 블록 터보 부호는 AWGN 채널에서 높은 Code-rate(부호율)의 Product 부호에 대해 적은 SISO 복호 반복만으로도 샤논 한계에 근접하는 우수한 성능을 보여준다. 본 논문에서는 BPSK(Binary Phase Shift Keying) 변조와 AWGN 채널 전송을 가정한 기존 블록 터보 부호 복호 알고리즘을 채널 출력의 LLR(Log-likelihood Ratio)에 기반한 알고리즘으로 일반화하고, LDPC(Low-density Parity Check) 부호와 블록 터보 부호의 직렬 결합 구조에서 일반화된 알고리즘 활용 예를 제시한다.

• 방송공학회논문지
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• 제15권5호
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• pp.665-671
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• 2010

본 논문에서는 DVB-T2 (digital video broadcasting for terrestrial - 2nd generation) 시스템을 위한 터보 등화기를 제안 하고 그 성능을 분석하였다. 터보 등화기는 MAP (maximum a posteriori) 검파기와 LDPC (low density parity check) 복호기로 구성 되었다. LS(least square) 채널 추정 기반 SISO (soft-input-soft-output) MAP 등화기는 LDPC 복호기에 외래 확률 값을 준다. 터보 등화기의 성능을 반복 횟수에 따라 컴퓨터 실험을 통하여 분석하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.407-418
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• 2014

As the high-throughput requirement in the next generation communication system increases, it becomes essential to implement high-throughput SISO (Soft-Input Soft-Output) decoder with minimal hardware resources. In this paper, we present the comparison results between cascaded radix-4 ACS (Add-Compare-Select) and LUT (Look-Up Table)-based radix-4 ACS in terms of delay, area, and power consumption. The hardware overhead incurred from the retiming technique used for high speed radix-4 ACS operation is also analyzed. According to the various analysis results, high-throughput radix-4 SISO decoding architecture based on simple path metric recovery circuit is proposed to minimize the hardware resources. The proposed architecture is implemented in 65 nm CMOS process and memory requirement and power consumption can be reduced up to 78% and 32%, respectively, while achieving high-throughput requirement.

• ETRI Journal
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• 제30권1호
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• pp.113-128
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• 2008

Turbo codes are extensively used in current communications standards and have a promising outlook for future generations. The advantages of software defined radio, especially dynamic reconfiguration, make it very attractive in this multi-standard scenario. However, the complex and power consuming implementation of the maximum a posteriori (MAP) algorithm, employed by turbo decoders, sets hurdles to this goal. This work introduces an ASIP architecture for the MAP algorithm, based on a dual-clustered VLIW processor. It displays the good performance of application specific designs along with the versatility of processors, which makes it compliant with leading edge standards. The machine deals with multi-operand instructions in an innovative way, the fetching and assertion of data is serialized and the addressing is automatized and transparent for the programmer. The performance-area trade-off of the proposed architecture achieves a throughput of 8 cycles per symbol with very low power dissipation.