• 제목/요약/키워드: scalable multiplier

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Dependent Quantization for Scalable Video Coding

  • ;김문철;함상진;이근식;박근수
    • 한국방송∙미디어공학회:학술대회논문집
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    • 한국방송공학회 2006년도 학술대회
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    • pp.127-132
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    • 2006
  • Quantization in video coding plays an important role in controlling the bit-rate of compressed video bit-streams. It has been used as an important control means to adjust the amount of bit-streams to at]owed bandwidth of delivery networks and storage. Due to the dependent nature of video coding, dependent quantization has been proposed and applied for MPEG-2 video coding to better maintain the quality of reconstructed frame for given constraints of target bit-rate. Since Scalable Video Coding (SVC) being currently standardized exhibits highly dependent coding nature not only between frames but also lower and higher scalability layers where the dependent quantization can be effectively applied, in this paper, we propose a dependent quantization scheme for SVC and compare its performance in visual qualities and bit-rates with the current JSVM reference software for SVC. The proposed technique exploits the frame dependences within each GOP of SVC scalability layers to formulate dependent quantization. We utilize Lagrange optimization, which is widely accepted in R-D (rate-distortion) based optimization, and construct trellis graph to find the optimal cost path in the trellis by minimizing the R-D cost. The optimal cost path in the trellis graph is the optimal set of quantization parameters (QP) for frames within a GOP. In order to reduce the complexity, we employ pruning procedure using monotonicity property in the trellis optimization and cut the frame dependency into one GOP to decrease dependency depth. The optimal Lagrange multiplier that is used for SVC is equal to H.264/AVC which is also used in the mode prediction of the JSVM reference software. The experimental result shows that the dependent quantization outperforms the current JSVM reference software encoder which actually takes a linear increasing QP in temporal scalability layers. The superiority of the dependent quantization is achieved up to 1.25 dB increment in PSNR values and 20% bits saving for the enhancement layer of SVC.

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차세대 공개키 암호 고속 연산을 위한 RISC-V 프로세서 상에서의 확장 가능한 최적 곱셈 구현 기법 (Optimized Implementation of Scalable Multi-Precision Multiplication Method on RISC-V Processor for High-Speed Computation of Post-Quantum Cryptography)

  • 서화정;권혁동;장경배;김현준
    • 정보보호학회논문지
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    • 제31권3호
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    • pp.473-480
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    • 2021
  • 차세대 공개키 암호 고속 연산을 위해서는 목표로 하는 컴퓨터 프로세서의 구조를 활용하여 암호화 기본 연산을 최적화 구현하는 것이 중요하다. 본 논문에서는 RISC-V 프로세서 상에서 차세대 공개키 암호 고속 연산을 위해 핵심 곱셈기 연산을 최적화 구현하는 기법을 제안한다. 특히 RISC-V 프로세서의 기본 연산자를 열 기반 곱셈기 연산알고리즘에 맞추어 최적 구현해봄으로서 이전 연구와 비교 시 256-비트 곱셈의 경우 약 19% 그리고 512-비트 곱셈의 경우 약 8%의 성능 향상을 RISC-V 프로세서 상에서 달성하였다. 마지막으로 RISC-V 프로세서에서 추가적으로 제공되면 곱셈 연산 성능 향상에 도움이 될 수 있는 확장 명령어 셋에 대해서도 확인해 보도록 한다.

시스톨릭 어레이 구조를 갖는 효율적인 n-비트 Radix-4 모듈러 곱셈기 구조 (Efficient Architecture of an n-bit Radix-4 Modular Multiplier in Systolic Array Structure)

  • 박태근;조광원
    • 정보처리학회논문지A
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    • 제10A권4호
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    • pp.279-284
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    • 2003
  • 본 논문에서는 Montgomery 알고리즘을 기반으로 시스톨릭 어레이 구조를 이용한 효율적인 Radix-4 모듈러 곱셈기 구조를 제안한다. 제안된 알고리즘을 이용하여 모듈러 곱셈을 위한 반복의 수가 감소되었으며, 따라서 n-비트의 모듈러 곱셈을 수행하기 위하여 (3/2)n+2 클럭이 소요된다. 그러나 하드웨어의 이용도를 감안할 때 두 개의 곱셈에 대한 중첩(interleaving) 연산이 가능하며, 가장 빠른 시기에 새로운 곱셈을 시작한다면 하나의 모듈러 곱셈을 수행하기 위하여 평균 n/2 클럭이 필요하다. 제안된 구조는 시스톨릭 어레이 구조의 잇점으로 규칙성과 확장성을 갖기 때문에 효율적인 VLSI 구조로 설계하기가 용이하다. 기존의 다른 구조들과 비교하여 볼 때 제안된 구조는 상대적으로 적은 하드웨어들을 사용하여 높은 수행 속도를 보여주었다.

비트 수준 슈퍼 시스톨릭 어레이의 설계 (Design of a Bit-Level Super-Systolic Array)

  • 이재진;송기용
    • 대한전자공학회논문지SD
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    • 제42권12호
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    • pp.45-52
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    • 2005
  • 시스톨릭 어레이는 동일한 기능을 가지는 계산처리들을 동일한 형태로 연결하여, 다수의 자료에 반복적인 계산을 하도록 만들어진 병렬처리기로써 개념적으로 산술 파이프라인과 밀접한 관계를 갖는다. 시스톨릭 어레이 셀 내의 연산에 대한 고성능처리는 시스톨릭 어레이의 중요한 특징이다. 본 논문에서는 시스톨릭 어레이 셀 내의 동시성 처리를 높이기 위해 셀 내의 연산 중에서는 큰 지연 시간을 가지는 셀 내의 연산자를 다시 규칙성을 가지는 시스톨릭 어레이로 구성하는 비트 수준 슈퍼 시스톨릭 어레이 구조를 제안하고, 그 예로 비트 수준 슈퍼 시스톨릭 FIR 필터에 대하여 기술한다. 먼저 정규순환방정식으로 표현된 알고리즘으로부터 워드 수준 시스톨릭 어레이를 유도한 후 유도된 워드 수준 시스톨릭 어레이를 슈퍼 시스톨릭 어레이로 변환한다. 위의 과정으로 유도된 비트 수준 슈퍼 시스톨릭 어레이를 RT 수준에서 VHDL로 모델링 하여 동작을 검증하였으며, Hynix에서 제공되는 $0.35{\mu}m$셀 라이브러리를 사용하여 합성하였다. 본 논문에서 제안하는 비트 수준 슈퍼 시스톨릭 어레이는 워드 수준 시스톨릭 어레이 디자인에 비해 면적은 물론 성능측면에서 이점을 가진다.