• 전자공학회논문지
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• 제51권3호
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• pp.82-88
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• 2014

우리는 고성능 컴퓨팅 (high performance computing) 시스템에서 메쉬 재배열이 라플라시안 스무딩에 대해서 어떠한 효과가 있는지 연구한다. 구체적으로, 우리는 nonuniform memory access (NUMA) 구조의 고성능 컴퓨팅 시스템에서 Reverse-Cuthill Mckee 알고리즘을 사용하여 메쉬를 재배열하고 메쉬질을 높이기 위하여 라플라시안 스무딩을 사용한다. 먼저 하나의 코어를 사용하여 메쉬 재배열의 라플라시안 스무딩에 대한 속도 향상을 조사한 후에 NUMA구조의 멀티코어 시스템에서 OpenMP를 이용하여 병렬화할 경우 메쉬 재배열의 라플라시안 스무딩에 대한 속도 향상에 대하여 조사한다.

• 한국인터넷방송통신학회논문지
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• 제16권3호
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• pp.1-6
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• 2016

IPTV가 인터넷 상의 대표적인 서비스 중 하나로 자리매김하면서, IPTV 사용자 및 채널의 수가 급격히 증가하고 있다. 하지만, 늘어난 채널들로 인해 IPTV 사용자가 원하는 채널을 시청하기 위해 더욱 많은 탐색 시간을 필요로 하고 있다. 또한, IPTV는 채널 변경시마다 인터넷을 통한 컨텐츠 전송시간이 소요되어 전파를 이용하는 지상파 방송보다 많은 채널 스위치 시간이 소요된다. 이러한 문제점을 해소하기 위해, 본 논문에서는 채널 프리페칭과 재배치 기법을 혼합하는 방식을 제안한다. 시뮬레이션 실험을 통해 인접 채널 프리페칭 기법에 인기도 기반의 교대배치 기법을 결합할 경우 기존의 채널 탐색 인터페이스에 비해 채널 탐색 시간을 평균 44.7% 줄일 수 있음을 보인다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권10호
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• pp.4642-4660
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• 2016

One major concern of applying Multipath TCP (MPTCP) to data delivery in heterogeneous wireless networks is that the utilization of asymmetric paths with diverse networking-related parameters may cause severe packet reordering and receive buffer blocking (RB²LOC). Although many efforts are devoting to addressing MPTCP's packet reordering problems, their sender-controlled solutions do not consider balancing overhead between an MPTCP sender and receiver, and their fully MPTCP mode cannot make MPTCP achieve a desired performance. This paper proposes a novel receiver-centric buffer blocking-aware data scheduling strategy for MPTCP (dubbed MPTCP-rec) necessitating the following aims: (1) alleviating MPTCP's packet reordering and RB²LOC problems, (2) improving the MPTCP performance, and (3) balancing load between the MPTCP sender and receiver. Simulation results show that the proposed MPTCP-rec solution outperforms the existing MPTCP solutions in terms of data delivery performance in heterogeneous wireless networks.

• 한국정보과학회논문지:소프트웨어및응용
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• 제32권10호
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• pp.974-983
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• 2005

위치기반 인코딩을 사용하는 유전 알고리즘에서 정적 유전자 재배열이란 상관성이 높은 유전자들이 서로 인접하도록 배치하는 것을 말한다. 그것은 유전 알고리즘이 효과적으로 고품질의 스키마들을 생성하고 보존하는 데 도움을 준다. 본 논문에서는 선형의 위치기반 인코딩을 위한 정적 재배치 방법을 제안한다. 본 논문에서 제안하는 방법은 특정 문제에 한정된 정보를 사용하지 않는다는 점에서 기존의 방법들과 차이가 있다. 그것은 모든 유전자들 사이의 상관성을 계산하여 가중치가 있는 완전 그래프를 만든다. 그리고 그 그래프에서 상대적으로 가중치가 높은 간선들만 골라 냄으로써 가중치가 없는 희소 그래프로 변환한다. 끝으로 그래프 탐색을 통해 유전자 재배열을 찾는다. 여러 문제에 관한 광범위한 실험을 통해 본 논문에서 제안한 방법은 재배열을 하지 않은 유전 알고리즘에 비해 현저한 성능 향상을 보여 주었다.

• 정보처리학회논문지D
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• 제15D권1호
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• pp.99-106
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• 2008

최신의 컴파일러는 실행 속도를 높이기 위해서 최적화 작업을 수행한다. 그러나 최적화 작업 중에 프로그램 구문의 실행 순서가 바뀔 수 있다. 단일 스레드 소프트웨어 에서는 최적화가 실행 결과에 영향을 주지 않지만 멀티 스레드 소프트웨어에서는 최적화로 인해서 기존의 실행 과정을 계산하는 방법으로는 설명할 수 없는 실행 결과가 발생할 수 있다. 이 문제점을 해결하기 위해서 자바 메모리 모델이 제안되었다. 자바 메모리 모델은 구문의 재배치를 고려하여 멀티 스레드 소프트웨어의 가능한 실행 과정을 명세하고 있다. 현재 자바 메모리 모델은 자바의 표준 메모리 모델로 정의되어 있다. 하지만 대부분의 멀티스레드 소프트웨어 검증 도구는 자바 표준 메모리 모델인 자바 메모리 모델 대신에 순차 일관성메모리 모델만을 고려하고 있다. 순차 일관성 메모리모델에서는 구문의 재배치를 고려하지 않는다. 본 논문에서는 자바 메모리 모델을 이용한 소프트웨어 모델 체킹 기법을 설명한다. 이를 이용하여 기존 소프트웨어 검증 도구인 JavaPathFinder 에서 오류가 없다고 한 소프트웨어의 오류를 찾아내었다.

• 한국측량학회지
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• 제26권1호
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• pp.85-91
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• 2008

수평조정망과 같이 커다란 희소행렬(sparse matrix)을 계산할 때, 시간적 효율 및 공간적 효율을 높이기 위해서 재배열(reordering) 과정을 거치게 된다. 본 연구에서는 SMMS(Sparse Matrix Manip ulation System) 프로그램을 이용해서 희소행렬의 원소를 각각의 재배열 방법으로 재배열 한 후, 전체 계산에 걸리는 시간과 치환배열을 구해 해를 구하는 과정시 발생하는 Fill-in의 개수를 계산해서 각 방법의 효율성을 비교하였다. 그 결과, Minimum Bandwidth 기반의 GPS(Gibbs-Poole-Stockmeyer), RCM(Reverse Cuthill-Mckee) 방법보다 최소 차수(Minimum Degree) 기반의 MD(Minimum Degree), MMD(Mutiple Minimum Degree) 방법이 더 효율적인 모습을 보여주었다. 하지만, 행렬의 원소 분포에 따라서 최적의 성능을 보이는 재배열 방법은 달라질 수 있다는 것을 알 수 있었다. 이러한 연구 결과는 향후 전국 기준점의 좌표값 재조정 시, 또는 대규모 측지망 조정 등에서 구성 요소 계산에 필요한 시간, 저장 공간 등의 효율을 높일 수 있는 효과를 기대할 수 있을 것이라 사료된다.

• Journal of information and communication convergence engineering
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• 제9권6호
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• pp.729-732
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• 2011

Power consumption during testing System-On-Chip (SOC) is becoming increasingly important as the IP core increases in SOC. We present a new algorithm to reduce the scan-in power using the modified scan latch reordering and clock gating. We apply scan latch reordering technique for minimizing the hamming distance in scan vectors. Also, during scan latch reordering, the don't care inputs in scan vectors are assigned for low power. Also, we apply the clock gated scan cells. Experimental results for ISCAS 89 benchmark circuits show that reduced low power scan testing can be achieved in all cases.

• 한국정보과학회논문지:시스템및이론
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• 제26권12호
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• pp.1548-1555
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• 1999

본 논문에서는 하이퍼그래프의 {{{{k분 분할을 위한 서열화(vertex ordering) 알고리즘의 효율을 개선하기 위한 후처리 알고리즘인 재서열법을 소개한다. 제안된 알고리즘은 {{{{k분 분할을 위한 다양한 알고리즘에 쉽게 적용될 수 있다. 보통 초기 분할은 서열화를 기반으로 하는 알고리즘에 의해 형성된다. 그 후 제안된 알고리즘은 클러스터와 정점을 재배열하여 분할하는 과정을 반복함으로써 분할의 효율을 향상시켜간다. 이 방법을 여러 가지 그래프에 적용하여 향상된 결과를 얻었다.Abstract This paper addresses the post-processing algorithm for {{{{k-way hypergraph partitioning by using a cluster and vertex reordering method. The proposed algorithm applies to several {{{{k-way partitioning algorithm. Generally, the initial partition generating method is based on a vertex ordering algorithm. Our reordering algorithm construct an enhanced partitioning by iteratively partition the reodered clusters and vertices. Experimental results on several graphs demonstrate that reodering provides substantial enhancement.

• 전기학회논문지
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• 제58권6호
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• pp.1241-1245
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• 2009

As FFT(Fast Fourier Transform) processor is used in OFDM(Orthogonal Frequency Division Multiplesing) system. According to increase requirement about mobility and broadband, Research about low power and low area FFT processor is needed. So research concern in reduction of memory size and complex multiplier is in progress. Increasing points of FFT increase memory area of FFT processor. Specially, SRU(Signal Reordering Unit) has the most memory in FFT processor. In this paper, we propose a reduced method of memory size of SRU in FFT processor. SRU of 64, 1024 point FFT processor performed implementation by VerilogHDL coding and it verified by simulation. We select the APEX20KE family EP20k1000EPC672-3 device of Altera Corps. SRU implementation is performed by synthesis of Quartus Tool. The bits of data size decide by 24bits that is 12bits from real, imaginary number respectively. It is shown that, the proposed SRU of 64point and 1024point achieve more than 28%, 24% area reduction respectively.

• 전기학회논문지
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• 제60권5호
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• pp.1043-1048
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• 2011

Test vector reordering is a very effective way to reduce power consumption during test application. But, it is time-consuming and complicated processes, and it does not consider internal circuit structure, which may limit the effectiveness. In this paper, we order test vectors using fanout count of primary inputs that consider the internal circuit structure, which may reduce the switching activity. Then, we reorder test test vectors again by using Hamming distance between test vectors. We proposed FOVO algorithm to perform these two ideas. FOVO is an effective way to reduce power consumption during test application. The algorithm is applied to benchmark circuits and we get an average of 3.5% or more reduction of the power consumption.