• 대한전자공학회논문지SD
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• 제44권4호
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• pp.63-72
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• 2007

본 논문에서는 멀티미디어 무선단말기에 적합한 코프로세서를 설계하였다. 멀티미디어 무선단말기는 많은 양의 멀티미디어 데이터를 실시간으로 처리하기 때문에 고속 멀티미디어 연산을 지원하는 코프로세서가 요구된다. 따라서 본 논문에서는 재구성 가능한 구조를 사용하여 고속 연산이 가능한 코프로세서의 구조를 제안하고 이를 설계하였다. 제안된 코프로세서는 재구성이 가능할 뿐만 아니라 PE(Processing Element)들을 그룹 단위로 묶어서 응용분야에 따라 확장이 가능하도록 하였으며 곱셈기를 사용하지 않고 곱셈처리가 가능하도록 하였다. 또한 메인 프로세서의 시스템 I/O 버스에 연결되도록 하였기 때문에 모든 프로세서에 연결이 가능하도록 하였다. 제안된 코프로세서는 VHDL을 이용하여 설계되었으며 설계된 코프로세서를 기존의 재구성 가능한 코프로세서 및 상용 임베디드 프로세서와 구조비교 및 성능비교를 하였다. 비교 결과, 제안된 코프로세서는 기존의 재구성 가능한 코프로세서에 비해 융통성 및 하드웨어 크기 면에서 우수함을 나타내었고, 실제 DCT 응용분야에서 상용 ARM 프로세서에 비해 26배의 속도증가를 보였으며 고속 DCT코어를 탑재한 ARM프로세서와의 비교에서 11배의 속도증가를 나타내었다.

• 방송공학회논문지
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• 제20권5호
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• pp.774-777
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• 2015

본 논문에서는 8K(7680x4320) UHD(Ultra High Definition) TV에서의 화질 향상을 위한 영상신호 처리용 프로그래머블 비디오 프로세싱 플랫폼을 세계 최초로 제안하였다. 8K 영상을 초당 60 프레임으로 처리하기 위해서는 고성능 컴퓨팅 능력과 대용량의 메모리 대역폭이 지원되어야 한다. 제안한 아키텍처에서는 입력 영상의 병렬처리를 위한 멀티 클러스터 구조, 클러스터 간이 데이터 파이프라이닝을 위한 링 데이터 패스 구조 및 필터링 연산을 위한 하드웨어 가속기로 구성되었다. 재구성형 프로세서(Reconfigurable Processor) 기반의 제안된 플랫폼은 다양한 화질향상 알고리즘을 구동할 수 있으며, UHD 방송 표준 및 디스플레이 패널 변동성에 알고리즘의 업데이트만으로 대응이 가능한 큰 장점을 갖고 있다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 추계종합학술대회 논문 초록집
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• pp.426-426
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• 2004

• 한국생산제조학회지
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• 제8권5호
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• pp.54-62
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• 1999

This paper describes the design and implementation of a PC(personal computer) based open architecture machine tool controller. The hardware of open architecture CNC has generally a motion control board on a PC for controlling a servo motor. But this paper describes open architecture hardware that consists of a PC, a counter board a DAC board and a DIO board only. This makes it easy to generate CNC software module in a hardware-independent way. The proposed open architecture CNC software runs on the MS-Windows NT. The paper describes a method of con-trolling servo motors using a real-time timer of MS-Windows NT and a commercial real-time operating system on the MS-Windows. NT. An open and reconfigurable software module is made up of an object and an API(application programming interface). Using the object and the API a new CNC system can be quickly configured to control dif-ferent machine tools. The proposed open architecture CNC system is applied to 4-axis lettering center.

• 대한전자공학회논문지SD
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• 제44권10호
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• pp.23-32
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• 2007

본 논문에서는 3D 그래픽스(graphics), H.264/H.263/MPEG-4 같은 동영상 코덱, JPEG 혹은 JPEG2000 같은 정지영상 코덱, MP3 같은 오디오 코덱 등 다양한 멀티미디어 관련 기술을 효율적으로 구현하기 위한 재구성형 병렬 프로세서 구조가 제안된다. 제안된 구조는 메모리와 프로세서를 직접 연결하여 메모리 접근 시간과 소비전력를 감소시키고, 3D 그래픽스 처리 과정중 기하 단계의 부동소수점 연산을 지원한다. 또한 분할 SIMD(partitioned SIMD) 방식을 사용하여 하드웨어 비용을 줄이고, 명령어(instruction)의 조건부 실행(conditional execution)을 지원하여 알고리듬 개발이 용이하다.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.89-94
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• 2007

다양한 표준에서 사용이 가능한 송신기를 구성하기 위해서는 이에 적합한 송신기의 구조와 부품의 개발이 반드시 필요하다. 본 논문에서는 다양한 표준에서 사용이 가능한 전력 증폭기를 CMOS 0.25 um 공정을 사용하여 구현하였다. 설계된 전력 증폭기는 중간단의 정합을 바꿈으로써 0.9, 1.2, 1.75, 1.85 GHz의 주파수에서 동작하고, bonding wire를 활용하였을 때 2.4 GHz에서 동작한다. 중간단의 정합회로는 2개의 인덕터를 4개의 스위치가 제어하도록 구성되어 있다. 제안된 전력 증폭기는 낮은 전력을 요구하는 ZigBee나 Bluetooth 표준에서는 전력증폭기로 사용될 수 있고, 높은 전력을 요구하는 CDMA 표준에서는 구동증폭기로 사용이 가능하다. 설계된 전력 증폭기는 0.9 GHz에서 18.2 dB의 이득, 10.3 dBm의 출력 전력 특성을 보였으며, 1.75 GHz와 2.4 GHz에서는 10.3 dB, 18.1 dB의 이득, 5.2 dBm, 10 dBm의 출력 전력 특성을 나타내었다.

• 전자공학회논문지
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• 제51권10호
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• pp.64-71
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• 2014

곱셈기는 멀티미디어 통신 시스템과 같이 다양한 신호처리 알고리즘을 갖는 복잡한 연산을 수행한다. 곱셈기는 상대적으로 큰 전달 지연시간, 높은 전력 소모, 큰 면적을 갖는다. 이 논문은 멤리스터-CMOS 기반의 재구성 가능한 곱셈기를 제안하여 곱셈기 회로의 면적을 줄이고 다양한 응용프로그램에 최적화 된 비트폭을 제공한다. 멤리스터-CMOS 기반의 재구성 가능한 곱셈기의 성능은 1.8 V 공급전압에서 멤리스터 SPICE 모델과 180 nm CMOS 공정으로 검증했다. 검증 결과 제안한 멤리스터-CMOS 기반의 재구성 가능한 곱셈기는 종래의 것과 비교시 면적, 지연시간, 전력소모가 각각 61%, 38%, 28% 개선되었고, twin-precision 곱셈기와 면적 비교에서도 22% 개선되었다.

• 정보처리학회논문지A
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• 제13A권3호
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• pp.191-198
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• 2006

최근 디지털 멀티미디어 응용기기는 휴대 편의성은 물론 하나의 기기에서 다양한 멀티미디어 데이터 처리를 가능하게 하는 기능적 집적이 이루어지고 있다. 이와 같은 추세는 기기가 처리해야 하는 데이터 양의 증가와 이를 수행하기 위하여 요구되는 온칩 메모리의 크기 및 연산 유닛의 고성능화를 요구하여 전력 소비량의 증가를 유발시킨다. 연산 엔진에서 사용되는 대표적인 온칩 메모리인 캐쉬는 전력 사용에 있어서 중요한 비율을 차지하는 구조로 저전력 설계를 위한 구조적 개선의 주요 대상이다. 본 논문에서는 멀티미디어 응용을 수행하는 연산 엔진의 데이터 캐쉬에서 소비되는 전력을 감소시키기 위하여 멀티미디어 응용의 데이터 사용 특성을 파악하여 이 특성을 전력소비를 감소시키는 목적으로 활용 가능한 분할된 캐쉬구조를 제안한다. 그리고 각각의 분할된 캐쉬에 대하여 특정 주소 영역의 데이터 참조를 고정시킴으로써 얻을 수 있는 전력 소비면의 성능 향상을 평가한다. 시뮬레이션 결과 제안하는 캐쉬 구조는 같은 크기의 직접사상 캐쉬, 2중연관 캐쉬, 4중연관 캐쉬에 대해 유사한 성능을 나타내면서, 각각의 기존 캐쉬 구조와 비교하였을 경우 33.2%, 53.3% 및 70.4%만큼 감소된 전력으로 동작 가능하다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.333-340
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• 2017

In this paper, we describe HW/SW co-optimizations for reconfigurable application specific instruction-set processors (ASIPs). Based on our previous very long instruction word (VLIW) ASIP, the proposed framework realizes various forward error-correction (FEC) algorithms for wireless communication systems. In order to enhance the energy efficiency, we newly introduce several design methodologies including high-radix algorithms, task-level out-of-order executions, and intensive resource allocations with loop-level rescheduling. The case study on the radix-4 turbo decoding shows that the proposed techniques improve the energy efficiency by 3.7 times compared to the previous architecture.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.415-422
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• 2013

In this paper, we present Self-Checking look-up-table (LUT) based on Scalable Error Detection Coding (SEDC) scheme for use in fault-tolerant reconfigurable architectures. SEDC scheme has shorter latency than any other existing coding schemes for all unidirectional error detection and the LUT execution time remains unaffected with self-checking capabilities. SEDC scheme partitions the contents of LUT into combinations of 1-, 2-, 3- and 4-bit segments and generates corresponding check codes in parallel. We show that the proposed LUT with SEDC performs better than LUT with traditional Berger as well as Partitioned Berger Coding schemes. For 32-bit data, LUT with SEDC takes 39% less area and 6.6 times faster for self-checking than LUT with traditional Berger Coding scheme.