• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권5호
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• pp.2433-2452
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• 2017

Recently, the pipeline-forwarding has been proposed as a new technique to resolve the end-to-end latency problem of the duty-cycle MAC protocols in Wireless Sensor Networks (WSNs). Some protocols based on this technique such as PMAC and PRI-MAC have shown an improvement not only in terms of reducing end-to-end latency but also in terms of reducing power consumption. In these protocols, however, the sensor nodes still waste a significant amount of energy for unnecessary idle listening during contention period of upstream nodes to check the channel activity. This paper proposes a new pipeline-forwarding duty-cycle MAC protocol, named RP-MAC (Reduced Pipelined duty-cycle MAC), which tries to reduce the waste of energy. By taking advantage of ACK mechanism and shortening the handshaking procedure, RP-MAC minimizes the time for checking the channel and therefore reduces the energy consumption due to unnecessary idle listening. When comparing RP-MAC with the existing solution PRI-MAC and RMAC, our QualNet-based simulation results show a significant improvement in term of energy consumption.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.200-203
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• 2000

In this paper, we describes the design of a CPU compatible with ARM9 processor. The CPU is fully synthesizable and described in Verilog-XL. Starting from the synthesizable ARM7 compatible CPU we developed earlier, we modified its pipeline to five stages. For this we first partition the behaviors of each instruction into five stage pipeline operations. Then we designed the controller and the datapath considering the forwarding or interlock schemes. Finally the compatibility of the designed CPU is verified by comparing the results of every instruction executed in test programs with those of the reference simulator developed for the ARM7 compatible CPU.

• 전자공학회논문지A
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• 제31A권3호
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• pp.53-67
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• 1994

This paper describes the design of a high-level synthesis system. SODAS-VP. which automatically generates hardwares executing operation sequences in pipelined fashion.Target architecture and clocking schemes to drive pipelined datapath are determined, and the handling of pipeline hazards which degrade the performance of pipeline is considered. Partitioning of an operation into load, operation, and store stages, each of which is executed in partitiones control step, is performend. Pipelinecl hardware is generated by handling pipeline hazards with internal forwarding or delay insertion techniques in partitioning process and resolving resource conflicts among the partitioned control steps with similarity measure as a priority function in module allocation process. Experimental results show that SODAS-VP generates hardwares that execute faster than those generated by HAL and ALPS systems. SODAS-VP brings improvement in execution speed by 17.1% and 7.4% comparing with HAL and ALPS systems for a MCNC benchmark program, 5th order elliptical wave filter,respectively.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제6권2호
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• pp.244-253
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• 2000

병렬 컴퓨터의 메시지 전달에서 응용에 관계없이 일반적으로 우수한 경로 지정 및 스위칭 정책은 존재하지 않으므로, 사용자가 응용에 따라서 정책을 변경할 수 있게 하는 것이 바람직하다. 본 논문에서는 마이크로프로세서 구조에 기초한 경로 지정 엔진과는 달리, 성능의 감소 없이 융통성 있는 경로 지정과 스위칭 기능을 수행할 수 있는 조견표(look-up table) 경로 지정 엔진의 구현에 대하여 기술한다. 제안된 경로 지정 엔진은 조견표의 내용을 바꿈으로써 웜홀(wormhole), 가상 컷스루우(virtual cut-through) 및 패킷 스위칭(packet switching) 등은 물론, 다양한 경로 지정 알고리즘의 혼성(hybride)스위칭을 구현할 수 있다. 경로 지정 엔진의 조견표는 파이프라인 구조로 되어 있어, 하나의 플릿(flit) 정도의 저 지연을 가지므로, 단일 경로 지정 및 스위칭 정책을 하드와이어(hardwired)로 구현한 경우 보다 큰 성능의 감소 없이 다중의 경로 지정 동작을 중첩할 수 있다. 제안된 4개의 파이프 라인단은 해저드(hazard)를 일으키지 않으므로, 고 비용의 포워딩(forwarding) 회로가 필요 없다. 경로 지정 엔진은 시간공유의 컷스루우 버스나 크로스바(crossbar) 스위치를 갖는 단일 경로로 되어 있는 4개의 물리적 경로를수용할 수 있다. 제안된 경로 지정 엔진은 Xilinx 4000XL 시리즈 FPGA를 사용하여 구현되었다.