• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.145-151
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• 2013

In this paper, a low power, small area cyclic time-to-digital converter in All-Digital PLL for DVB-S2 application is presented. Coarse and fine TDC stages in the two-step TDC are shared to reduce the area and the current consumption maintaining the resolution since the area of the TDC is dominant in the ADPLL. It is implemented in a 0.13 ${\mu}m$ CMOS process with a die area of 0.12 $mm^2$. The power consumption is 2.4 mW at a 1.2 V supply voltage. Furthermore, the resolution and input frequency of the TDC are 5 ps and 25 MHz, respectively.

• 한국정보통신학회논문지
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• 제6권4호
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• pp.567-573
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• 2002

본 논문에서는 보간 방식을 사용하는 OFDM(Orthogonal Frequency Division Multiplexing) 통신 시스템에 적합한 새로운 심볼 시간동기 처리 방법을 제시한다. 제안된 방법은 다음과 같은 과정을 거친다 먼저, 수신되는 포락선 신호의 평균 전력을 연속적으로 측정함으로서, 대략적인 심볼 시간동기 절차를 수행한다. 이 절차에 의해, 동기 가능여부에 대한 판정을 한다. 만약 동기가 가능하다고 판단되는 경우, 이어서, 짧은 길이의 훈련신호와 수신된 포락선신호간의 상관성을 측정하는 방범을 사용하여, 정확한 심볼 동기 과정을 수행하도록 한다. 마지막으로, 긴 훈련 신호를 사용한 주파수 동기절차를 수행하도록 하는데, 이 것은 심볼 시간 동기 과정에서 발생되는 미세한 심볼 동기 오차에 의한 성상도의 회전 효과를 교정할 수 있도록 하기 위함이다. 시뮬레이션 결과로부터, 제안된 동기방법이 주파수 선택적 페이딩 채 널 하에서도 우수한 동기특성을 제공함을 알 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.671-677
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• 2015

A novel phase interpolator (PI) based linear model of multipath ring oscillator (MPRO) is described in this paper. By modeling each delay cell as an ideal summer followed by a single pole RC filter, the oscillation frequency is derived for a 4-stage differential MPRO. It is analytically proved that the oscillation frequency increases with the growth of the forwarding factor ${\alpha}$, which is also confirmed quantitatively through simulation. Based on the proposed model, it is shown that the power to frequency ratio keeps constant as the speed increases. Running at the same speed, a 4-stage MPRO can outperform the corresponding single-stage ring oscillator (SPRO) with 27% power saving, making MPRO with a large forwarding factor ${\alpha}$ an attractive option for lower power applications.

• 대한전자공학회논문지SP
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• 제42권4호
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• pp.153-158
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• 2005

본 논문에서는 software defined radio(SDR) 등의 디지털 RF/IF(Intermediate Frequency)에 사용되는 CIC 필터의 처짐 현상을 위한 보상 필터를 제안한다. 제안된 보상 필터는 근사적 선형 위상 특성을 가지며, interpolator/decimator의 기저 대역에서 가장 낮은 레이트로 동작하는 2차의 필터이므로 저연산량을 요구하므로 비용 효율적이다. 또한 처짐 현상을 보상하면서도 저지대역에서는 성능 열화가 거의 발생하지 않는다 예제를 통한 설계 및 성능 분석 결과, 제안된 보상 방법을 적용한 통신 시스템에 있어서 성능 향상을 보였고, 기존의 보상 방법과 비교하여 성능 및 메모리 사용량, 연산량에서 우수함을 보였다.

• 전자공학회논문지
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• 제53권2호
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• pp.141-146
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• 2016

본 논문에서는 비동기식 통신 시스템에서 시간격 오차를 개선하기 위한 기법을 연구하였다. 최대 시간격 오차를 유지하기 위한 방법을 제안하기 위하여 다중 위상 전압 제어 발진기와 보간기, 위상 선택기, 업-다운 카운터, 비교기, 덧셈기를 이용하여 주파수 변조기를 설계하고 모의실험을 수행하였다. 비동기식 CAN 통신에 사용하는 클록을 변조하는 모의실험 결과, 최대 시간격 오차는 허용치 보다 낮게 유지할 수 있는 것을 확인할 수 있었다. 본 논문에서 제안한 주파수 변조 기법은 다중 위상 선택에 의한 주파수 변조 기법을 주축으로 하고 있으며, 높은 신뢰도가 요구되는 비동기식 통신 시스템의 구현에 효과적으로 적용 가능할 것으로 기대한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.272-281
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• 2013

This paper presents low power frequency shift keying (FSK) transmitter using all digital PLL (ADPLL) for smart utility network (SUN). In order to operate at low-power and to integrate a small die area, the ADPLL is adopted in transmitter. The phase noise of the ADPLL is improved by using a fine resolution time to digital converter (TDC) and digitally controlled oscillator (DCO). The FSK transmitter is implemented in $0.18{\mu}m$ 1-poly 6-metal CMOS technology. The die area of the transmitter including ADPLL is $3.5mm^2$. The power consumption of the ADPLL is 12.43 mW. And, the power consumptions of the transmitter are 35.36 mW and 65.57 mW when the output power levels are -1.6 dBm and +12 dBm, respectively. Both of them are supplied by 1.8 V voltage source. The frequency resolution of the TDC is 2.7 ps. The effective DCO frequency resolution with the differential MOS varactor and sigma-delta modulator is 2.5 Hz. The phase noise of the ADPLL output at 1.8 GHz is -121.17 dBc/Hz with a 1 MHz offset.