• Journal of Electrical Engineering and Technology
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• 제10권4호
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• pp.1682-1691
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• 2015

In this paper, a real time implementation of selective harmonic elimination pulse width modulation (SHEPWM) using Real Coded Genetic Algorithm (RGA), Particle Swarm Optimization technique (PSO) and a new technique known as Linearization Method (LM) for Single Phase Matrix Converter (SPMC) is designed and discussed. In the proposed technique, the switching frequency is fixed and the optimum switching angles are obtained using simple mathematical calculations. A MATLAB simulation was carried out, and FFT analysis of the simulated output voltage waveform confirms the effectiveness of the proposed method. An experimental setup was also developed, and the switching angles and firing pulses are generated using Field Programmable Gate Array (FPGA) processor. The proposed method proves that it is much applicable in the industrial applications by virtue of its suitability in real time applications.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1996년도 한국자동제어학술회의논문집(국내학술편); 포항공과대학교, 포항; 24-26 Oct. 1996
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• pp.1169-1172
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• 1996

A time-optimal control law for quick, strongly nonlinear systems has been developed and demonstrated. This procedure involves the utilization of neural networks as state feedback controllers that learn the time-optimal control actions by means of an iterative minimization of both the final time and the final state error for the known and unknown systems with constrained inputs and/or states. The nature of neural networks as a parallel processor would circumvent the problem of "curse of dimensionality". The control law has been demonstrated for a velocity input type motor identified by a genetic algorithm called GENOCOP.

• 전자공학회논문지SC
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• 제43권5호
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• pp.44-59
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• 2006

DNA 컴퓨터의 계산 수준을 분자 수준으로 끌어내려 막대한 병렬성을 확보하고, 보다 효율적인 정보 처리를 가능케 해 차세대 컴퓨팅 기법으로서의 위치를 확고히 하고 있다. 그러나 DNA 컴퓨팅은 실제 실험을 통해 계산 모델 및 알고리즘을 검증하기 때문에 많은 연산 시간을 필요로 한다. 따라서 빠른 계산 모델 및 알고리즘의 검증을 위해 시뮬레이터인 NACST가 개발되었다. 그러나 NACST에 포함된 서열생성 시스템의 반복적인 연산 특징 때문에 이 또한 많은 연산시간을 필요로 하게 되었다. 따라서 시뮬레이션 시간 단축을 위한 서열생성 시스템의 효율적인 하드웨어 구조가 요구된다. 이에 본 논문은 DNA 코드 최적화 부분의 연산시간이 NACST 연산시간의 약 95% 이상을 차지한다는 점을 착안하여 DNA 서열 생성 시스템에 병렬 기법과 Pipeline 기법을 적용하였고 적합도 함수 간 연산을 공유시켜 연산의 양을 대폭 줄이고 분배해 시뮬레이션 시간을 크게 줄일 수 있는 하드웨어 구조를 제안하고 검증하였다. 실험 결과 제안된 하드웨어는 기존 소프트웨어에 비해 약 467배 이상의 연산시간 감소를 보였으며 DNA 서열 생성 성능은 기존과 동일함을 보였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (2)
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• pp.691-693
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• 2005

송신자 개시 부하 균등 알고리즘에서는 전체 시스템이 과부하일 때 송신자(과부하 프로세서)가 부하를 이전하기 위해 수신자(저부하 프로세서)를 발견할 때까지 불필요한 이전 요청 메시지를 계속 보낸다. 따라서 이같은 상황에서는 저부하 상태인 수신자 프로세서로부터 승인 메시지를 받기까지 불필요한 프로세서간 통신으로 인하여 프로세서의 이용률이 저하되고 또한 태스크의 처리율이 낮아지는 문제점이 발생한다. 본 논문에서는 이질형 분산 시스템에서의 동적 부하 균등을 위해 진화알고리즘을 기반으로 하는 접근 방법을 제안한다.

• 한국경영과학회:학술대회논문집
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• 한국경영과학회 1997년도 추계학술대회발표논문집; 홍익대학교, 서울; 1 Nov. 1997
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• pp.166-169
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• 1997

For parallel processing, the compiler partitions a loaded program into a set of tasks and makes a schedule for the tasks that will minimize parallel processing time for the loaded program. Building an optimal schedule for a given set of partitioned tasks of a program has known to be NP-complete. In this paper we introduce a GA(Genetic Algorithm)-based scheduling method in which a chromosome consists of two parts of a string which decide the number and order of tasks on each processor. An additional computation is used for feasibility constraint in the chromosome. By granularity theory, a partitioned program is categorized into coarse-grain or fine-grain types. There exist good heuristic algorithms for coarse-grain type partitioning. We suggested another GA adaptive to the coarse-grain type partitioning. The infeasibility of chromosome is overcome by the encoding and operators. The number of processors are decided while the GA find the minimum parallel processing time.

• 정보처리학회 논문지
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• 제13권2호
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• pp.13-17
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• 2024

본 논문에서는 규칙의 수를 줄여 간결한 지식 기반을 보장할 수 있는 합 기반의 전건부를 가지는 뉴로-퍼지 제어기를 제안하였다. 제안된 뉴로-퍼지 제어기는 모든 입력 변수의 AND 조합을 전건부로 하는 구조의 퍼지 규칙보다 더 큰 입력 영역을 커버하기 위해 전건부에 입력 퍼지 집합의 합집합 연산을 허용하였다. 이러한 뉴로-퍼지 제어기를 구성하기 위해 본 논문에서는 OR 및 AND 퍼지 뉴런으로 구성된 multiple-term unified logic processor (MULP)를 고려하였다. 이러한 OR 및 AND 퍼지 뉴런은 조정 가능한 연결 강도 집합을 가지므로 학습을 통하여 최적의 연결 강도 집합을 찾을 수 있다. 초기 최적화 단계에서 유전 알고리즘은 제안된 뉴로 퍼지 제어기의 최적화된 이진 구조를 구성하고, 이후 확률에 기반한 강화 학습은 성능 지수를 더욱 향상시켜서 유전 알고리즘에 의해 최적화된 제어기의 이진 연결을 개선하였다. 역진자 시스템을 제어하기 위한 모의실험 및 실험을 통해 제안된 방법의 유효성을 검증하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2004년도 추계학술대회 학술발표 논문집 제14권 제2호
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• pp.169-172
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• 2004

유전 알고리듬은 NP-Hard 문제의 해결이나, 함수 최적화, 복잡한 제어기의 파라미터 값 추적 등, 광범위한 분야에 걸쳐 이용되고 있다 일반적인 유전 알고리듬은 적합도 함수를 통해 해들의 품질을 결정하고, 해들의 품질에 따라 선택 연산을 거쳐, 교차나 돌연변이를 통해 우수한 품질의 해를 찾는 과정을 가진다 현재 이 과정은 대부분 소프트웨어적으로 구현되어 범용 프로세서를 통해 수행된다. 그러나 높은 소프트웨어 의존성은 해집단의 크기가 커질수록 교차/변이 연산과 해들의 품질비교에 수행되는 시간을 크게 증가시키는 약점이 있다. 따라서 본 논문에서는 순위 기반 선택과 일점 교차(one-point crossover)를 사용한다는 제약하에, 해들의 순위를 정렬 네트워크를 통해 결정하고 해들을 Residue Number System(RNS)로 표현하여 하드웨어적으로 교차연산을 처리하는 프로세서 구조를 제안한다 이러한 접근을 통해 해들의 품질비교에 걸리는 시간을 크게 줄이고 교차/변이 연산의 효율을 높일 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.703-706
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• 2004

공정기술의 발달과 컴퓨터 구조적인 발전에 의해서, 시스템의 동작속도가 기하급수적으로 증가하고 있다. 동작속도의 증가는 CMOS로 구현된 chip의 RC 특성에 의해서 timing variation 문제가 발생할 가능성이 높아지면서 테스트 비용이 전체 설계비용에서 차지하게 되는 비중이 급격하게 증가하고 있다. 따라서 온라인 테스트와 진화하드웨어 등이 테스트 비용감소를 위해서 연구되고 있다. 본 논문에서는 네트워크프로세서의 생존성을 위해서, 패킷엔진의 pipline의 각 stage사이의 clock slack borrowing을 이용해서 timing variation 문제를 자체적으로 해결할 수 있다는 것을 mixed-mode simulation을 통해서 통합 검증하였다. 또한 기존의 off-chip 진화하드웨어에 비해서 on-chip구현을 통해서 진화하드웨어의 성능향상과 메모리에 의해서 발생하는 overhead를 감소시키는 것이 가능함을 확인했다.