• 전기전자학회논문지
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• 제22권1호
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• pp.74-79
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• 2018

본 논문에서는 무접합 원통형과 무접합 이중게이트 MOSFET의 중심전위와 문턱전압이하 스윙의 관계를 분석하였다. 해석학적 전위분포를 이용하여 문턱전압이하 스윙을 구하고 중심전위와 문턱전압이하 스윙을 채널크기 변화에 따라 비교 고찰하였다. 결과적으로 중심전위분포의 변화가 직접적으로 문턱전압이하 스윙에 영향을 미치고 있다는 것을 관찰하였다. 채널두께나 산화막 두께가 증가할수록 문턱전압이하 스윙은 증가하였으며 JLDG 구조가 더욱 민감하게 증가하였다. 그러므로 나노구조 MOSFET의 단채널효과를 감소시키기 위하여 JLCSG 구조가 더욱 효과적이라는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.887-890
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• 2005

DGMOSFET는 CMOS 스케일링의 확장 및 단채널 효과를 보다 효과적으로 제어할 수 있는 유망란 소자이다. 특히 20nm이하의 도핑되지 않은 Si 채널에서 단채널 효과를 제어하는데 가장 효과적이다. 본 논문에서는 DGMOSFET의 해석학적 전송모델을 제시할 것이다. 단채널 효과를 해석학적으로 분석하기 위해 Subthreshold Swing(SS), 그리고 문턱전압 roll-off(${\Delta}V_{th}$) 등을 이용하였다. 여기서 제시된 모델은 이온방출효과와 source-drain 장벽을 통해 캐리어들의 양자 터널링을 포함하여 해석할 것이다. 여기서 제시된 모델은 gate길이, 채널두께, 게이트 산화막 두께 등을 설계하는데 이용할 것이다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.541-546
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• 2008

본 연구에서는 분석학적 모델을 이용하여 나노구조 이중게이트 MOSFET의 전도현상을 고찰하고자 한다. 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 전류전도에 영향을 미치는 전도메카니즘은 열방사전류와 터널링전류를 사용하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값에 대하여 이차원 시뮬레이션 값과 비교하였다. 이중게이트 MOSFET의 구조적 파라미터인 게이트길이, 게이트 산화막 두께, 채널두께에 따라 전도중심의 변화와 전도중심이 서브문턱스윙에 미치는 영향을 고찰하였다. 또한 채널 도핑농도에 따른 전도중심의 변화를 고찰함으로써 이중게이트 MOSFET의 타당한 채널도핑농도를 결정하였다.

• 한국전기전자재료학회논문지
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• 제32권2호
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• pp.104-109
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• 2019

An analytical threshold voltage model is proposed to analyze the threshold voltage roll-off and drain-induced barrier lowering (DIBL) for a junction-based double-gate (JBDG) MOSFET and a junction-less double-gate (JLDG) MOSFET. We used the series-type potential distribution function derived from the Poisson equation, and observed that it is sufficient to use n=1 due to the drastic decrease in eigenvalues when increasing the n of the series-type potential function. The threshold voltage derived from this threshold voltage model was in good agreement with the result of TCAD simulation. The threshold voltage roll-off of the JBDG MOSFET was about 57% better than that of the JLDG MOSFET for a channel length of 25 nm, channel thickness of 10 nm, and oxide thickness of 2 nm. The DIBL of the JBDG MOSFET was about 12% better than that of the JLDG MOSFET, at a gate metal work-function of 5 eV. It was also found that decreasing the work-function of the gate metal significantly reduces the DIBL.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권2호
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• pp.164-169
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• 2008

The effects of the antisite related defects on the electronic structure of silica and the gate leakage current have been investigated using first-principles calculations. Energy levels related to the antisite defects in silicon dioxide have been introduced into the bandgap, which are nearly 2.0 eV from the top of the valence band. Combining with the electronic structures calculated from first-principles simulations, tunneling currents through the silica layer with antisite defects have been calculated. The tunneling current calculations show that the hole tunneling currents assisted by the antisite defects will be dominant at low oxide field whereas the electron direct tunneling current will be dominant at high oxide field. With increased thickness of the defect layer, the threshold point where the hole tunneling current assisted by antisite defects in silica is equal to the electron direct tunneling current extends to higher oxide field.

• 대한전자공학회논문지
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• 제23권1호
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• pp.65-73
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• 1986

Experiment have been conducted about thin oxide characteristics according to O2/N2 ratio needed for EEPROM cell fabrication. As a result, we think that there is no problem even if we grow oxide layer with large O2/N2 ratio and short exidation time and when the water is implated by As before oxidation, the oxide breakdown field is about IMV/cm lower than that is not implanted. Especially, the thin oxide characteristic seems to be affected largely by wafer cleaning and oxidation in air. On the basis of these, tunnel type EEPROM cell is fabricated by 3um CMOS process and its characteristic is studied. Tunnel oxide thickness(100\ulcorner is chosen to allow Fowler-Nordheim tunneling to charge the floating gate at the desired programming voltage and tunnel area(2x2um\ulcorneris chosen to increase capacitive coupling ratio. For program operation, high voltage (20-22V) is applied to the control gate, while both drain and source are gdrounded. The drain voltage for erase is 16V. It is shown that charge retention characteristics is not limited by leakage in the oxide and program/erase endurance is over 10E4 cycles of program erase operation.

• 전자공학회논문지A
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• 제32A권1호
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• pp.103-110
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• 1995

Trench-Gate SOI LIGBT with improved latch-up capability has been proposed and verified by MEDICI simulation. The new SOI LIGBT exhibits 6 time larger latch-up capability of the new device is almost preserved independent of lifetime. the large latch-up capability of the new SOI LIGBT may be realized due to the fact that the hole current in the new device would bypass through the shorted cathode contact without passing the p-well region under the n+ cathode. Forward voltage drop is increased by 25% when a epi thickness is 6$\mu$m. However, the increase of the forward voltage is negligible when the epi thickness is increased to 10$\mu$m. It is found that the swithcing time of the new device is almost equal to the conventional devices. Evaluated breakdown voltage of proposed SOILIGBT is 250 V and that of the conventional SOI LIGBT is 240 V, where the thickness of the vuried oxide and n- epi is 3$\mu$m and 6$\mu$m, respectively.

• 한국전기전자재료학회논문지
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• 제32권4호
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• pp.272-275
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• 2019

We investigated the electrical characteristics of amorphous silicon-zinc-tin-oxide (a-SZTO) thin films deposited by RF-magnetron sputtering at room temperature depending on the deposition time. We fabricated a thin film transistor (TFT) with a bottom gate structure and various channel thicknesses. With increasing channel thickness, the threshold voltage shifted negatively from -0.44 V to -2.18 V, the on current ($I_{on}$) and field effect mobility (${\mu}_{FE}$) increased because of increasing carrier concentration. The a-SZTO film was fabricated and analyzed in terms of the contact resistance and channel resistance. In this study, the transmission line method (TLM) was adopted and investigated. With increasing channel thickness, the contact resistance and sheet resistance both decreased.

• 한국정보통신학회논문지
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• 제19권7호
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• pp.1617-1622
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• 2015

본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 채널도핑농도 변화에 대한 터널링 전류(tunneling current)의 변화에 대하여 분석하고자 한다. 채널길이가 10 nm이하로 감소하면 차단전류에서 터널링 전류의 비율이 문턱전압이하 영역에서 차지하는 비율이 증가하게 된다. 비록 비대칭 이중게이트 MOSFET가 단채널효과를 감소시키기 위하여 개발되었을지라도 10 nm 이하에서 터널링 전류에 의한 차단전류의 증가는 필연적이다. 본 연구에서는 채널도핑농도의 변화에 대하여 차단전류 중에 터널링 전류의 비율 변화를 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 열방사 전류와 터널링 전류로 구성된 차단전류를 구하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 WKB(Wentzel- Kramers-Brillouin) 근사를 이용하여 터널링 전류를 구하였다. 결과적으로 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에서는 채널도핑농도에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 채널두께, 상하단 게이트 산화막 및 전압 등의 파라미터에 따라 매우 큰 변화를 보이고 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1989년도 하계종합학술대회 논문집
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• pp.377-379
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• 1989

Very thin gate oxide(100-300A) MOS capacitor has been fabricated. The effect of series resistance must be calculated and the exact metal-semiconductor work function difference should be obtained to get the fixed oxide charge density exisiting in oxide. Dilute oxidation make sagy to control oxide thickness and reduce fixed oxide charge density. In case of dilute oxidation, fixed oxide charge density depends on oxidation time. If oxide is very thin, the annealing effect is ignored.