• 한국전기전자재료학회논문지
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• 제11권10호
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• pp.918-923
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• 1998

Poly-silicon thin film transistors were fabricated on quartz substrates by high temperature processes. Electrical characteristics were measured and compared for 3 transistor structures of Standard Inverted Gate(SIG), Lightly Doped Drain(LDD), and Dual Gate(DG). Leakage currents of DG and LDD TFT's were smaller that od SIG transistor, while ON-current of LDD transistor is much smaller than that of SIG and DG transistors. Temperature dependence of the leakage currents showed that SIG and DG TFT's had thermal generation current at small drian bias and Frenkel-Poole emission current at hight gate and drain biases, respectively. In case of LDD transistor, thermal generation was the dominant mechanism of leakage current at all bias conditions. It was found that the leakage current was closely related to the reduction of the electric field in the drain depletion region.

• 한국초전도학회:학술대회논문집
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• 한국초전도학회 2001년도 High Temperature Superconductivity Vol.XI
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• pp.44-44
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• 2001

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.147-150
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• 2004

Back gate가 있는 $SiO_2$ 기판에 SWCNT(Single Walled Carbon Nanotube) 분산액을 도포하여 SWCNT 네트워크를 형성하였다. 금선을 shadow mask로 사용하여 $10{\mu}m$ 간격의 2단자 금 전극을 열 증착을 통해 형성하였다. 현미경 포토리소그래피를 통하여 시료의 가장자리를 Photoresist로 남겨두어 시료 가장자리의 나노튜브를 통한 단락을 방지하였다. 전류-전압 특성, 게이트 특성과 온도 의존성은 DAQ(Data Aquisition) 보드와 Keithley 2400을 사용하여 측정하였고, Labview 기반 프로그램을 통해 제어하였다. 음의 게이트 전압에서의 저항 감소를 관측함으로써 네트워크 상태에서의 게이트 의존성이 P 형 반도체 성질을 보여줌을 알 수 있었으며, 온도가 올라감에 따라 저항이 지수 함수적으로 증가하는 것으로부터 네트워크의 온도 의존성이 금속성 온도 의존성을 가지는 것을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.389-390
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• 2008

The dependence of $f_T$ and $f_{max}$ on the unit finger width is measured and analyzed for $0.13{\mu}m$ MOSFETs. The increase of $f_T$ at narrow width is attributed by the parasitic gate-bulk capacitance, and the decrease of $f_T$ at wide width is generated by the reduction of increasing rate of $g_{mo}$. The increase of $f_{max}$ at narrow width is originated from the abrupt reduction of gate resistance due to the non-quasi-static effect. These analysis results will be valuable information for layout optimization to improve $f_T$ and $f_{max}$.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.1-8
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• 2000

본 논문에서는 인터커넥트 라인을 구동하는 CMOS소자의 게이트 폭의 변화에 따라 소자 및 인터커넥트라인에 의한 RC 지연시간이 어떤 특성을 보이는지에 대하여 분석하였다. 인터커넥트 라인의 캐패시턴스 성분만이 주로 나타나는 구조에서는 MOSFET의 크기가 커질수록 전체 지연시간이 감소하는 특성을 보였다. 반면에 인터커넥트 라인의 저항 및 캐패시턴스 성분이 대등하게 지연시간에 영향을 미치는 구조에서는 전체회로의 지연시간이 최소가 되는 MOSFET 크기가 존재함을 수식적으로 제안하고 실험치와 비교하여 잘맞음을 증명하였다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2003년도 International Meeting on Information Display
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• pp.675-678
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• 2003

We studied the electrical characteristics of pentacene-based organic field-effect transistors (FETs) with polymethyl methacrylate (PMMA) or poly-4-vinylphenol (PVP) as the gate insulator. PMMA or PVP was spin-coated on the indium tin oxide glass substrate that serves as gate electrodes. The source-drain current dependence on the gate voltage shows the FET characteristics of the hole accumulation type. The transistor with PVP shows a higher field-effect mobility of 0.14 $cm^{2}/Vs$ compared with 0.045 $cm^{2}/Vs$ for the transistor with PMMA. The atomic force microscope (AFM) images indicate that the grain size of the pentacene on PVP is larger than that on PMMA. X-ray diffraction (XRD) patterns for the pentacene deposited on PVP exhibit a new Bragg reflection at $19.5{\pm}0.2^{\circ}$, which is absent for the pentacene on PMMA. This peak corresponds to the flat-lying pentacene molecules with less intermolecular spacing.

• 한국정보통신학회논문지
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• 제19권6호
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• pp.1399-1404
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• 2015

본 연구에서는 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 따른 드레인 유도 장벽 감소 현상의 변화에 대하여 분석하고자한다. 드레인 전압이 소스 측 전위장벽에 영향을 미칠 정도로 단채널을 갖는 MOSFET에서 발생하는 중요한 이차효과인 드레인 유도 장벽 감소는 문턱전압의 이동 등 트랜지스터 특성에 심각한 영향을 미친다. 드레인 유도 장벽 감소현상을 분석하기 위하여 포아송방정식으로부터 급수형태의 전위분포를 유도하였으며 차단전류가 10^-7 A/m일 경우 비대칭 이중게이트 MOSFET의 상단게이트 전압을 문턱전압으로 정의하였다. 비대칭 이중게이트 MOSFET는 단채널 효과를 감소시키면서 채널길이 및 채널두께를 초소형화할 수 있는 장점이 있으므로 본 연구에서는 채널길이와 두께 비에 따라 드레인 유도 장벽 감소를 관찰하였다. 결과적으로 드레인 유도 장벽 감소현상은 단채널에서 크게 나타났으며 하단게이트 전압, 상하단 게이트 산화막 두께 그리고 채널도핑 농도 등에 따라 큰 영향을 받고 있다는 것을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제38권6호
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• pp.383-389
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• 2001

본 논문에서는 밀리미터파 대역에서 응용 가능한 AIGaAs/InGaAs PHEMT를 제작하고 특성을 분석하였다. 제작에 사용된 PHEMT 웨이퍼는 ATLAS 시뮬레이터를 이용하여 DC 및 RF 특성을 최적화 하였다. 게이트 길이가 0.35 ㎛이고 서로 다른 게이트 폭과 게이트 핑거 수를 갖는 PHEMT를 전자빔 노광장치를 이용하여 제작하였다. 제작된 소자의 게이트 길이와 핑거수에 따른 RF 특성변화를 측정 분석하였다. 게이트 핑거 수가 2개인 PHEMT의 DC 특성으로 1.2 V의 무릎 전압, -1.5 V의 핀치-오프 전압, 275 ㎃/㎜의 드레인 전류 밀도 및 260.17 ㎳/㎜의 최대 전달컨덕턴스를 얻었다. 또한 RF 특성으로 35 ㎓에서 3.6 ㏈의 S/sub 21/ 이득, 11.15 ㏈의 MAG와 약 45 ㎓의 전류 이득 차단 주파수 그리고 약 100 ㎓의 최대 공진주파수를 얻었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.817-820
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• 2005

The gate-length dependence of maximun oscillation frequency $f_{MAX}$ is modeled by using scaling equations of equivalent-circuit parameters extracted from measured S-parameters of Nano-scale MOSFETs. The accuracy of the modeled $f_{MAX}$ is verified by observing good agreements with measured ones. It is observed that the $f_{MAX}$ initially increases with decreasing $L_g$ and then $f_{MAX}$ becomes saturated from $L_g$ less than 65nm.

• Journal of information and communication convergence engineering
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• 제9권3호
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• pp.310-314
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• 2011

This paper has presented doping profile dependent threshold voltage for DGMOSFET using analytical transport model based on Gaussian function. Two dimensional analytical transport model has been derived from Poisson's equation for symmetrical Double Gate MOSFETs(DGMOSFETs). Threshold voltage roll-off is very important short channel effects(SCEs) for nano structures since it determines turn on/off of MOSFETs. Threshold voltage has to be constant with decrease of channel length, but it shows roll-off due to SCEs. This analytical transport model is used to obtain the dependence of threshold voltage on channel doping profile for DGMOSFET profiles. Also we have analyzed threshold voltage for structure of channel such as channel length and gate oxide thickness.