• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.454-464
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• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권3호
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• pp.165-175
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• 2010

This paper presents a fine-grain supply-voltage-control scheme for low-power FPGAs. The proposed supply-voltage-control scheme detects the critical path in real time with small overheads by exploiting features of asynchronous architectures. In an FPGA based on the proposed supply-voltage-control scheme, logic blocks on the sub-critical path are autonomously switched to a lower supply voltage to reduce the power consumption without system performance degradation. Moreover, in order to reduce the overheads of level shifters used at the power domain interface, a look-up-table without level shifters is employed. Because of the small overheads of the proposed supply-voltage-control scheme and the power domain interface, the granularity size of the power domain in the proposed FPGA is as fine as a single four-input logic block. The proposed FPGA is fabricated using the e-Shuttle 65 nm CMOS process. Correct operation of the proposed FPGA on the test chip is confirmed.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.198-201
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• 2014

The phase frequency detector (PFD) is one of the most important building blocks of a phase locked Loop (PLL). Due to blind-zone problem, the detection range of the PFD is low. The blind zone of a PFD directly depends upon the reset time of the PFD and the pre-charge time of the internal nodes of the PFD. Taking these two parameters into consideration, a PFD is designed to achieve a small blind zone closer to the limit imposed by process-voltage-temperature variations. In this paper an enhanced architecture is proposed for dynamic logic PFD to minimize the blind-zone problem. The techniques used are inverter sizing, transistor reordering and use of pre-charge transistors. The PFD is implemented in 180 nm technology with supply voltage of 1.8 V.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.377-380
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• 2001

In this paper, we propose new partial product compressor and ENMODL (Enhanced-NORA-MODL) CLA(Carry Look-ahead Adder) for high speed and low power multiplier. To reduce transistor count, area, power we developed two new-approaches. One is small size partial product compressor, the other is dynamic CMOS logic ENMODL CLA. The transistor count of new compressor is reduced by 11% as compared with that of conventional one. The speed of ENMODL CLA is increased by 6.27% as compared with NMODL CLA.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(5)
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• pp.183-186
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• 2000

In this paper we propose a new architecture of a programmable digital automatic gain controller(AGC) for analog interface in mixed mode systems. Compared with conventional analog AGCs which have difficulties in integration due to large capacitors, the proposed AGC is easily integrated. So the production cost can be reduced. In addition, The proposed AGC has a better performance in temperature, and power supply variations, and substrate noise than analog counterparts do. To prevent erroneous operations of the AGC due to noise, a mal-function preventer is newly proposed. In addition, to achieve an optimized AGC time constant, we propose a logic block which controls an up-down counting clock. This is directly related to the changing speed of the AGC gain. Implemented with a 0.25 $\mu\textrm{m}$ 1-poly, 5-metal CMOS parameters, the AGC operates from a single 2.5V power supply with the dynamic range of 36.ldB and occupies active area of 500$\mu\textrm{m}$${\times}$600$\mu\textrm{m}$

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1996년도 추계학술대회 논문집
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• pp.113-116
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• 1996

The drain current of the MOSFET in the off state(i.e., Id when Vgs=0V) is undesired but nevertheless important leakage current device parameter in many digital CMOS IC applications (including DRAMs, SRAMs, dynamic logic circuits, and portable systems). The standby power consumed by devices in the off state have added to the total power consumed by the IC, increasing heat dissipation problems in the chip. In this paper, hot-carrier-induced degra- dation and gate-induced-drain-leakage curr- ent under worse case in P-MOSFET\`s have been studied. First of all, the degradation of gate-induced- drain-leakage current due to electron/hole trapping and surface electric field in off state MOSFET\`s which has appeared as an additional constraint in scaling down p-MOSFET\`s. The GIDL current in p-MOSFET\`s was decreased by hot-electron stressing, because the trapped charge were decreased surface-electric-field. But the GIDL current in n-MOS77T\`s under worse case was increased.

• 전자공학회논문지
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• 제53권7호
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• pp.27-38
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• 2016

본 논문에서는 저전력 복합 스위칭 기법을 기반으로 하여 $0.16mm^2$의 면적을 가지는 12비트 30MS/s SAR ADC를 제안한다. 제안하는 ADC에 적용된 복합 스위칭 기법은 기존의 monotonic 스위칭 기법에 $V_{CM}$ 기반의 스위칭 기법을 접목한 것으로써 SAR ADC의 선형성을 제한하는 동적 오프셋 문제를 최소화하는 동시에 평균 스위칭 전력소모도 최소화할 수 있다. 제안하는 C-R 하이브리드 DAC 회로에는 균등 분할 커패시터 구조 및 기준전압 레인지 스케일링 기법을 적용하여 입력신호와 기준전압의 범위를 일치시키면서 12비트 해상도에서 사용되는 단위 커패시터의 총 개수를 64개로 줄이는 동시에 효율적으로 $V_{CM}$ 기반의 스위칭을 수행하여 전체적인 회로를 간소화하였다. 한편, 제안하는 SAR ADC의 SAR 논리회로에는 D 플립플롭 기반이 아닌 래치구조의 레지스터를 사용하여 빠르고 안정적인 SAR 동작을 구현하였으며, 출력 값을 디코더 논리회로 없이 DAC의 스위치에 직접 인가하여 면적 및 전력소모를 줄였다. 제안하는 SAR ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.85LSB, 2.53LSB이고, 30MS/s 동작속도에서 동적성능은 최대 59.33dB의 SNDR 및 69.83dB의 SFDR을 보인다. 제안하는 시제품 ADC는 1.8V 전원전압에서 2.25mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제37권4호
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• pp.60-70
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• 2000

시스템 설계의 각 단계에서 저전력 설계기법을 적용하여 8×8＋20비트의 MAC을 설계하였다. 알고리듬레벨에서는 MAC의 중요한 명령어 중의 하나인 승/감산연산을 위한 하드웨어의 설계에서 기존의 방식에 비하여 트랜지스터를 감소할 수 있는 새로운 기법을 제안하였으며, 회로 레벨에서는 동일한 로직을 CMOS로 구현한 경우보다 PDP(power-delay-product) 측면에서 우수한 성능을 가지는 NMOS pass-transistor 로직으로 구성된 새로운 Booth 셀렉터 회로를 제안하였다. 구조 레벨에서 최종단 덧셈기는 전력소모, 동작속도, 면적, 설계 규칙성 측면에서 가장 우수한 ELM 덧셈기를 사용하였고, 레지스터는 비트당 트랜지스터의 수가 적은 동적 CMOS 단일모서리 천이 플립플롭을 적용하였다. 동작속도를 높이기 위한 방법으로는 2단 파이프라인 구조를 적용했으며, Wallace 트리 블록에 고속 4：2 압축기를 이용하였다. 0.6㎛ 단일폴리, 삼중금속 CMOS 공정으로 설계된 MAC은 모의실험 결과 곱셈 연산시 최대 200㎒ 3.3V에서 35㎽의 전력을 소모하였고, MAC 연산시 최대 100㎒에서 29㎽의 전력을 소모하였다.

• 한국통신학회논문지
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• 제16권1호
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• pp.46-56
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• 1991

본 논문에서는 16위도 X 8비트 Content Addressable and Reentrant Memory(CARM)를 설계하였다. CARM은 읽기, 저장, 매칭, 리엔트린트(Reentrant)의 4가지 동작 모드를 수행한다. CARM의 읽기와 저장 동작은 기존의 스태틱 RAM과 같다.CARM은 집 장에서 레영역 회수(Garbate collection)를 조건적으로 수행할 수 있는 리엔트런트 동작을 가지고 있다. 이러한 기능은 다이내믹 데이타 플로우 컴퓨터의 고속 매칭 유닛에 사용될 수 있다. CARM은 또한 매칭어드레스를 그들의 우선권에 따라 순차적으로 인코딩을 할 수 있는 기능을 가지고 있다. 이러한 CARM은 전체적으로 메모리 셀, 순차적 어드레스 인코더(Sequential Address Encoer, S.A.E), 리엔트런트 동작, 읽기/저장 제어, 데이타/마스크 레지스터, 감지 증폭기, 인코더, 디코더 등의 8개의 블럭으로 구성된다.CARM은 데이타 플로우 컴퓨터, 패턴 인식,테이블 룩업(Table look-up), 영상처리 등에 응용될 수 있을 것이다. 설계된 회로에 대해 각 동작별로 Apollo 워크스테이션의 QUICKSIM을 이용하여 논리 시물레이션을 하였고, 각 블럭별 회로의 SPICE 시뮬레이션을 하였다. 시뮬레이션결과 액세스 타임은 26ns였고, 매치 동작을 수행하는 데에는 4lns의 자연시간이 소요됐다. 결체 레이아웃은 3{\;}\mu\textrm{m} n well CMOS 공정에 따른 설계 규칙을 이용하여 수행하였다.

• 한국정보통신학회논문지
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• 제10권10호
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• pp.1804-1809
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• 2006

본 고에서는 디지털 회로의 저 전력소모의 설계와 구현에 관련된 디지털 전대역 회로 설계를 통해서 전반적인 전력 소모의 방법론과 이의 특성을 고찰하고자 한다. 디지털 집적회로의 설계는 광대하고 복잡한 영역이기에 우리는 이를 저전력 소모의 전반적인 회로 설계에 한정할 필요가 있다. 여기에는 로직회로의 합성과, 디지털 전대역 회로설계에 포함되어 있는 입력 clock 버퍼, 레치, 전압 Regulator, 그리고 케페시턴스와 전압기가 0.12 마이크론의 기술로 0.9V의 전압과 함께 쓰여져서 동적 그리고 정적 에너지 소모와 압력, 가속, Junction temperature 등을 모니터 할 수 있게 되어 있다.