• 전자공학회논문지
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• 제53권9호
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• pp.54-61
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• 2016

본 논문에서는 6 Gbps 고속 double data rate(DDR) 인터페이스를 위한 기준 전압 발생기와 선형 등화기를 포함하는 단일 종단 수신기를 제안한다. 제안하는 단일 종단 수신기는 낮은 전압 레벨의 입력 신호에 대해 전압 이득을 증가시키기 위해 공통 게이트 증폭기를 사용한다. 저주파의 이득을 줄이고 고주파 피킹 이득을 발생시키는 연속 시간 선형 등화기가 공통 게이트 증폭기에서의 구현을 위해 제안된다. 또한, 공통 게이트 증폭기의 오프셋 노이즈를 줄임으로 전압이득을 극대화하기 위해 기준 전압 발생기가 구현된다. 제안하는 기준 전압 발생기는 디지털 평준화 기법에 의해 2.1 mV의 해상도로 제어된다. 제안된 단일 종단 수신기는 공급전압 1.2 V의 65 nm CMOS 공정에서 설계되었으며 6 Gbps의 동작속도에서 15 mW의 전력을 소모한다. 설계된 등화기는 저주파에서의 이득 대비 3 GHz 주파수에서의 피킹 이득을 5 dB 이상 증가시킨다.

• 전자공학회논문지S
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• 제36S권1호
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• pp.123-132
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• 1999

본 논문에서는 기존의 신경망 등화기의 비트 오류 확률 관점에서의 성능 향상을 위해 이차 시그모이드 함수를 활성 함수로 이용한 이차 시그모의 신경망 등화기를 제안한다. 비선형 왜곡을 보정하기 위해 사용되어온 기존의 신경망 등화기들은 일반적으로 활성 함수로서 시그모이드 함수를 이용한다. 기존의 시그모이드 함수를 이용한 신경망 등화기의 경우 하나의 뉴론은 한 개의 선형적인 경계 면을 형성한다. 따라서 복잡한 경계 면을 형성하기 위해 많은 수의 뉴론이 필요하게 된다. 하지만 제안하는 신경망을 등화기에서는 한 뉴론이 평행한 두 개의 직선을 가지고 평면 영역을 분할하기 때문에 보다 간단한 구조로 비트 오류 확률 관점에서 우수한 성능을 얻을 수 있다. 제안한 이차 시그모이드 신경망 결정궤한 등화기를 통신 환경 및 디지털 자기기록 시스템에 적용하였을 때, 기존의 결정궤환 등화기와 신경망 결정궤한 등화기에 비해 같은 비트 오류 확률 관점에서 신호 대 잡음비가 1.5dB~8.3dB 정도의 성능향상을 보인다. 특히 심벌간의 간섭이 심하거나, 비선형성이 강한 환경에서 기존의 일반적인 결정궤한 등화기와 신경망 결정궤한 등화기에 비하여 비트 오류 확률 관점에서 두드러진 신호 대 잡음비의 성능 이득을 보인다.

• 한국인터넷방송통신학회논문지
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• 제15권3호
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• pp.99-105
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• 2015

본 논문에서는 nonconstant modulus 신호를 대상으로 채널의 찌그러짐에 의한 부호간 간섭을 보상하기 위한 MMA (Multiple Modulus Algorithm) 적응 등화기를 가변 적응 스텝 크기를 적용하지 않고 2단의 직렬 연결 형태로 구현하여 수렴 속도를 개선할 수 있는 mMMA (modified MMA)에 대하여 다룬다. 적응 등화기는 유한 차수의 탭 지연선에 의한 단일 디지털 필터로 구현되므로, 논문에서는 이를 2단의 직렬 연결 필터로 구현한 후 각 단에서는 MMA와 동일한 알고리즘으로 오차 신호를 얻은 후 필터 계수를 갱신하게 된다. 따라서 첫단에는 빠른 수렴 속도를 결정하며, 두 번째단에서는 첫단의 출력에 포함되어 있는 잔류 isi양을 최소화시키도록 탭 계수를 갱신한다. 이때 1단 시스템과 2단 시스템은 동일한 차수의 필터가 되도록 조정하면서 적응 등화 성능을 비교하였으며, 성능 비교를 위한 지수로는 등화기 출력 신호 성상도, 수렴 특성을 나타내는 잔류 isi, 최대 찌그러짐과 MSE, 채널의 신호대 잡음비에 따른 SER을 사용하였다. 시뮬레이션 결과 2단의 FIR 구조를 갖는 mMMA가 1단의 기존 MMA보다 등화 잡음에 의한 성상도를 제외한 모든 성능 지수에서 우월하며, 수렴 속도는 1.5~1.8배 정도 개선됨을 확인하였다.

• 방송공학회논문지
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• 제15권1호
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• pp.63-75
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• 2010

본 논문에서는 8VSB 기반의 DTV 방송시스템에서 동일 채널 중계기에 적용 가능한 등화기 알고리즘에 대해 분석하고, 이를 통해 궤환신호에 의한 에러 전파를 감소 시키는 동시에, 수신 성능을 향상 시킬 수 있는 있는 등화기 구조를 제안한다. 궤환 신호의 효율적 제거 여부를 확인하기 위하여 LMS (Least Mean Square) 기반의 DFE (Decision Feedback Equalizer) 와 Correlation LMS 등의 알고리즘 분석을 통해, 이와 연동할 수 있는 다중레벨의 상관 LMS 기법을 제안하고, 이를 기존 방식들과 비교해 봄으로써 효율적으로 에러전파 현상을 크게 감소 시키는 것을 확인할 수 있었다. 컴퓨터 모의실험 수행시, DTV 방송 시스템 환경에 널리 사용되는 브라질 채널 모델을 적용하여 등화기 알고리즘을 서로 비교 분석하여 그 결과를 도출하였다. DTV 방송시스템에서 동작 수신 SNR 값인 15~25dB 까지 범위에서의 심볼 에러율 및 MSE (Mean Square Error) 등을 살펴보았다. 기존의 방식들과 비교해 본 결과 제안방식이 동일한 비트 에러 오류 정정 성능을 유지하는데 필요한 신호대 잡음비가 약 2~5 dB 정도 감소 했고, MSE 를 통한 수렴속도 측면에서도 필요시간이 감소하였음을 알 수 있었다.

• 한국통신학회논문지
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• 제24권12A호
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• pp.2015-2024
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• 1999

디지털 통신 시스템의 기저대역 신호처리를 효율적으로 구현하기 위한 새로운 복소수 필터구조를 제안하고, 이를 적용하여 채널등화용 적응 결정귀환 등화기 (Adaptive Decision-Feedback Equalizer; ADFE) 칩셋을 설계하였다. 새로운 복소수 필터구조는 기존의 2의 보수 대신에 redundant binary (RB) 수치계를 적용한 효율적인 복소수 승산 및 누적연산을 바탕으로 한다. 제안된 방법을 적용하면, N-탭 복소수 필터는 2N개의 RB 승산기와 2N-2개의 RB 가산기로 구현되며, 필터 탭 당 Tm,RB＋Ta,RB (단, Tm,RB, Ta,RB는 각각 RB 승산기 및 가산기의 지해 고속동작이 가능하다. 제안된 방법을 적용하여 설계된 ADFE는 FFEM (Feed-Foreward Equalizer Module)과 DFEM (Decision-Feedback Equalizer Module)로 구성되며, 필요에 따라 필터 탭을 확장할 수 있도록 설계되었다. 2-탭 복소수 필터, LMS 계수갱신 회로 및 부가회로 등으로 구성되는 각 모듈은 COSSAP과 VHDL을 이용한 모델링 및 검증과정을 거쳐 0.8-㎛ SOG (Sea-Of-Gate) 셀 라이브러리를 사용하여 논리합성 되었으며, 26,000여개의 게이트로 구성된다.

• 한국통신학회논문지
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• 제31권5A호
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• pp.509-516
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• 2006

위성 DMB(Digital Multimedia Broadcasting) 시스템은 중앙의 송신기인 위성과 지상보조 중계기인 Gap-filler로 구성되는 단일 주파수 망이다. NLOS 환경의 음영지역을 커버하기 위해서는 다수의 Gap-filler 설치가 필요한데, 이로 인해 다중경로 성분이 증가하여 Finger의 수가 제한된 현 RAKE 수신기의 성능을 저하시킨다. 이에 본 논문은 RAKE 수신기를 대신하여 주파수 영역 등화기를 사용하되, 현재 시스템의 변경을 최소화하기 위하여 기존 주파수 영역 등화기 기술에서 필요로 한 보호구간을 사용하지 않는 것으로 하고, 시뮬레이션을 통해 그 성능을 분석한다. 시뮬레이션 결과를 통해 주파수 영역 등화기는 현 RAKE 수신기보다 Gap-filer 개수의 증가에 둔감하고, 보다 큰 CDM 채널 용량을 가질 수 있음을 확인할 수 있다. 뿐만 아니라, 다양한 채널 모델에서의 결과는 주파수 영역 등화기가 기존의 시스템에서도 환경에 따라 충분히 사용가능할 수 있음을 말해준다.

• 한국정보통신학회논문지
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• 제6권2호
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• pp.175-180
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• 2002

본 논문에서는 컨벌루션 부호와 비터비 복호와 단일 탭 등화기를 적용하여 OFDM 시스템의 성능을 분석하였다. DMRS(Digital Microwave Radio System)는 룸머 페이딩 채널로 모델화 된다. 시뮬레이션 결과 룸머 페이딩 채널 환경 하에서 채널 부호를 채용한 시스템이 채널 부호를 채용하지 않은 시스템보다 BER 10 $^3$에서16QAM인 경우 감쇠 상수 0.1~0.2인 경우 3.6~10.5dB 개선됨을 알 수 있었고, 64QAM인 경우 감쇠상수 0.1인 경우 19.7dB 개선됨을 알 수 있었고, 감쇠상수 0.2인 경우 10.5dB가 요구되어졌다. 연판정일 경우 16QAM 인 경우 감쇠 상수 0.1~0.2인 경우 2~2.9dB 개선됨을 알 수 있었고, 64QAM인 경우 3.3~7.8dB 개선됨을 알 수 있었다. 등화기를 채용한 경우는 13dB 이상일 경우부터 성능 개선 폭이 점점 증가하였다.

• 한국전자파학회논문지
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• 제22권4호
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• pp.453-461
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• 2011

방송 대역의 한정된 주파수 자원을 보다 효율적으로 사용하고, 지상파 방송의 난시청 지역 해소와 방송 품질 향상을 위해 중계기의 중요성은 계속적으로 증가하고 있다. 그러나 OFDM 시스템의 T-DMB 동일 채널 중계기는 전송된 신호의 일부가 궤환되어 다시 수신 안테나에 입력되는 궤환 간섭 신호가 발생하고, 위상 잡음(phase noise)으로 인한 ICI(Inter Carrier Interference)가 증가하여 등화기에 심각한 영향을 미친다. 그러므로 본 논문에서는 상관도를 적용한 LMS(Least Mean Square)를 이용하여 궤환 간섭 신호를 제거한다. 또한, 전력 증폭기(high power amplifier)의 백-오프 특성과 위상 잡음에 의해 발생하는 ICI를 제거할 수 있는 효과적인 등화 알고리듬을 제시한다. 시뮬레이션 결과를 통하여 back-off=9 dB 상태에서 위상 잡음 -20 dBc의 경우 위상 잡음을 보상하여 SNR=14 dB 이하에서 BER=$10^{-4}$의 성능을 만족할 수 있다.

• 정보저장시스템학회논문집
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• 제1권2호
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• pp.155-160
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• 2005

In this paper, the channel decoder promising reliable data retrieving in noisy holographic channel has been developed for holographic WORM(write once read many) system. It covers various DSP(digital signal processing) blocks, such as align mark detector, adaptive channel equalizer, modulation decoder and ECC(error correction code) decoder. The specific schemes of DSP are designed to reduce the effect of noises in holographic WORM(H-WORM) system, particularly in prototype of DAEWOO electronics(DEPROTO). For real time data retrieving, the channel decoder is redesigned for FPGA(field programmable gate array) based hardware, where DSP blocks calculate in parallel sense with memory buffers between blocks and controllers for driving peripherals of FPGA. As an input source of the experiments, MPEG2 TS(transport stream) data was used and recorded to DEPROTO system. During retrieving, the CCD(charge coupled device), capturing device of DEPROTO, detects retrieved images and transmits signals of them to the FPGA of hardware channel decoder. Finally, the output data stream of the channel decoder was transferred to the MPEG decoding board for monitoring video signals. The experimental results showed the error corrected BER(bit error rate) of less than $10^{-9}$, from the raw BER of DEPROTO, about $10^{-3}$. With the developed hardware channel decoder, the real-time video demonstration was possible during the experiments. The operating clock of the FPGA was 60 MHz, of which speed was capable of decoding up to 120 mega channel bits per sec.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2001년도 종합학술발표회 논문집 Vol.11 No.1
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• pp.25-28
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• 2001

In this paper. to eliminate a cross-polarization interference caused by co-channel dual polarization technique of digital radio relay system(DRRS), a cross-polarization interference canceller(XPIC) is analysed in terms of the analytical modeling, digital design, and its performance. By virtue of a 13-tap adaptive equalizer and XPIC, about 23dB in XPIC improvement can be obtained by computer simulation. To show the operation of designed XPIC, some simulated results are reviewed under 64-QAM DRRS with co -channel dual Polarization.