• 한국정보통신학회논문지
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• 제20권6호
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• pp.1154-1162
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• 2016

본 논문에서는 이진 가중치 전류 기법을 이용한 고속 디지털 LDO(Low Dropout) 레귤레이터를 제안했다. 기존의 디지털 LDO는 일정량의 전류를 한 단계씩 제어하기 때문에 응답하는데 오랜 시간이 걸리며, 링잉 문제가 발생하게 된다. 이중 가중치 전류 기법은 링잉 문제를 제거함으로써 출력전압이 빠르게 안정화되도록 한다. 출력전압이 목표 전압에 안정적으로 도달하면, 디지털 LDO의 동작을 멈추는 프리즈 모드를 추가했다. 제안된 고속 응답 디지털 LDO는 출력 전원 전압이 급격히 바뀌는 시스템에서 응답속도가 느린 DC-DC 변환기와 함께 사용되어 출력전압을 빠르게 변하도록 한다. 제안된 디지털 LDO는 기존의 양방향 시프트 레지스터보다 면적이 56% 감소했고, 리플전압이 87% 감소했다. 제안된 디지털 컨트롤러는 $0.18{\mu}F$ CMOS 공정으로 제작되었다. $1{\mu}F$의 출력 캐패시터에서 정착시간이 $3.1{\mu}F$이고, 리플전압은 6.2mV 였다.

• 전기전자학회논문지
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• 제27권3호
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• pp.333-339
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• 2023

세계적으로 웨어러블 디바이스의 시장이 확장하고 있으며, 이를 위한 효율적인 PMIC의 수요 또한 늘어나고 있다. 웨어러블 디바이스용 PMIC 특성상 높은 에너지 효율과 작은 면적이 필요하다. 프로세스 기술의 발전으로 저전력 설계가 가능하지만, 기존의 아날로그 LDO 레귤레이터는 전원 전압이 낮아짐에 따라 설계의 어려움이 있다. 본 논문에서는 이중 루프 디지털 LDO용 coarse-fine ADC를 제안한다, ADC의 설계는 55 nm CMOS 공정으로 진행하였고 34.78 dB와 5.39 bits의 SNR과 ENOB를 갖는다.

• ETRI Journal
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• 제42권5호
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• pp.790-798
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• 2020

Herein, a low-ripple coarse-fine digital low-dropout regulator (D-LDO) without ringing in the transient state is proposed. Conventional D-LDO suffers from a ringing problem when settling the output voltage at a large load transition, which increases the settling time. The proposed D-LDO removes the ringing and reduces the settling time using an auxiliary power stage which adjusts its output current to a load current in the transient state. It also achieves a low output ripple voltage using a comparator with a complete comparison signal. The proposed D-LDO was fabricated using a 65-nm CMOS process with an area of 0.0056 μ㎡. The undershoot and overshoot were 47 mV and 23 mV, respectively, when the load current was changed from 10 mA to 100 mA within an edge time of 20 ns. The settling time decreased from 2.1 ㎲ to 130 ns and the ripple voltage was 3 mV with a quiescent current of 75 ㎂.

• ETRI Journal
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• 제37권5호
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• pp.961-971
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• 2015

This paper proposes a 250 mV supply voltage digital low-dropout (LDO) regulator. The proposed LDO regulator reduces the supply voltage to 250 mV by implementing with all digital circuits in a$0.11{\mu}m$ CMOS process. The fast current tracking scheme achieves the fast settling time of the output voltage by eliminating the ringing problem. The over-voltage and under-voltage detection circuits decrease the overshoot and undershoot voltages by changing the switch array current rapidly. The switch bias circuit reduces the size of the current switch array to 1/3, which applies a forward body bias voltage at low supply voltage. The fabricated LDO regulator worked at 0.25 V to 1.2 V supply voltage. It achieved 250 mV supply voltage and 220 mV output voltage with 99.5% current efficiency and 8 mV ripple voltage at $20{\mu}A$ to $200{\mu}A$ load current.

• Journal of Positioning, Navigation, and Timing
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• 제2권1호
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• pp.75-80
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• 2013

This article presents the design of long range navigation (LORAN)-disciplined oscillator (LDO), employing the timing information of the LORAN system, which was developed as a backup system that corrects the vulnerability of the global positioning system (GPS)-based timing information utilization. The LDO designed on the basis of hardware generates a timing source synchronized with reference to the timing information of the LORAN-C receiver. As for the LDO-based timing information measurement, the Kalman filter was applied to estimate the measurement of which variance was minimized so that the stability performance could be improved. The oven-controlled crystal oscillator (OCXO) was employed as the local oscillator of the LDO. The controller was operated by digital proportional-integral-derivative (PID) controlling method. The LDO performance evaluation environment that takes into account the additional secondary factor (ASF) of the LORAN signals allows for the relative ASF observation and data collection using the coordinated universal time (UTC). The collected observation data are used to analyze the effect of ASF on propagation delay. The LDO stability performance was presented by the results of the LDO frequency measurements from which the ASF was excluded.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.371-374
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• 2013

본 논문에서는 빛 에너지 하베스팅을 이용한 센서 노드 회로를 제안한다. 솔라셀에서 변환된 에너지는 PMU(Power Management Unit)를 통해 관리되고, 일정한 전압을 공급하기 위해 LDO(Low Drop Out Regulator)를 사용한다. LDO를 통해 공급된 전압으로 온도센서와 SAR ADC(Successive Approximate Register Analog-to-Digital Converter)를 구동시킨다. 이 회로는 0.35um CMOS 공정으로 설계되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.585-588
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• 2014

본 논문에서는 빛 에너지와 진동에너지 하베스팅을 이용한 자가발전 센서노드 회로를 제안한다. 솔라셀과 진동소자(PZT)에서 변환된 에너지는 저장 커패시터에 저장된다. 저장된 에너지는 PMU(Power Management Unit)를 통해 관리되고, 일정한 전압을 공급하기 위해 LDO(Low Drop Out Regulator)를 사용한다. LDO를 통해 공급된 안정된 전압으로 온도센서와 SAR ADC(Successive Approximate Register Analog-to-Digital Converter)를 구동시켜서 10bit 디지털 신호에 해당하는 온도정보를 출력한다. 제안된 회로는 0.35um CMOS 공정으로 설계되었으며, 설계된 회로의 칩 면적은 패드를 포함하여 $1.1mm{\times}0.95mm$ 이다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.31-39
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• 2009

본 논문은 전력선 통신용(PLC) SoC ASIC으로 내장된 Analog Front-end(AFE)를 바탕으로 낮은 소비 전력과 저 가격을 달성할 수 있었으며, CMOS공정으로 구현된 AFE와, 1.8V동작의 Core Logic구동용 LDO, ADC, DAC와 IO pad를 구동하기 위한 LDO로 구성되어 있다. AFE는 Pre-amplifier, Programmable gain Amplifier와 10bit ADC의 수신 단으로 구성되며, 송신 단은 10bit differential DAC, Line Driver로 구성되어 있다. 본 ASIC은 0.18 um 1 Poly 5 Metal CMOS로 구현 되었으며, 동작전압은 3.3 V단일 전원만 사용하였고, 이때 소모 전력은 대기 시에 30mA이며, 동작 시 전력은 300mA으로 에코 디자인 요구를 만족하게 하였다. 본 칩의 Chip size는 $3.686\;{\times}\;2.633\;mm^2$ 이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권2호
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• pp.85-90
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• 2009

This paper presents a single supply PLC SoC ASIC with a built-in analog Front-end circuit. To achieve the low power consumption along with low cost, this PLC SoC employs fully CMOS Analog Front End (AFE) and several LDO regulators (LDOs) to provide the internal power for Logic Core, DAC and Input/output Pad driver. The receiver part of the AFE consists of Pre-amplifier, Gain Amplifier and 1 bit Comparator. The transmitter part of the AFE consists of 10 bit Digital Analog Converter and Line Driver. This SoC is implemented with 0.18 ${\mu}m$ 1 Poly 5 Metal CMOS Process. The single supply voltage is 3.3 V and the internal powers are provided using LDOs. The total power consumption is below 30 mA at stand-by mode to meet the Eco-Design requirement. The die size is 3.2 $\times$ 2.8 $mm^{2}$.

• 한국정보통신학회논문지
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• 제12권5호
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• pp.893-899
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• 2008

본 논문에서는 C++기반 동작 레벨 회로 시뮬레이션 프로그램인 CPPSIM을 이용하여 전압 조절기와 PLL을 구현하고 시뮬레이션 하였다. 아날로그 회로를 C++코드로 모델링 후 시뮬레이션을 통해 시뮬레이션 툴의 유효성을 살펴보았으며, 아날로그 회로의 단계별 설계와 가능성을 타진하였다. 시뮬레이션 결과 회로의 동작 레벨에서의 설계가능성을 검증할 수 있었다. 또한 PLL을 디지털 신호기반으로 구현하여 아날로그 회로의 디지털화를 시도하였다.