A Translation Method from Control Flow Descriptions in cycle-accurate level to Synthesizable RTL VHDL Descriptions (Cycle 수준의 Control Flow Description에서 합성 가능한 VHDL 기술로의 변환 방법에 관한 연구)
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- Proceedings of the IEEK Conference
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- 2003.07b
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- pp.819-822
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- 2003