• 한국통신학회논문지
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• 제29권3A호
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• pp.337-346
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• 2004

천공 부호를 지원하는 비터비 복호기는 하드웨어 복잡도를 유지하는 선에서 부호율을 효율적으로 높일 수 있지만 충분한 BER 성능을 얻기 위해 복호 지연 시간이 길어지고 생존자 메모리의 크기가 늘어나는 단점이 있다. 본 논문은 비터비 복호기의 메모리 소요량을 줄이는 파이프라인화 된 순방향 추적기를 포함하는 생존자 경로 계산기를 제안한다. 제안된 생존자 경로 계산기는 역추적에 필요한 초기 복호 지연을 없애고, 경로 계산을 위한 순방향 추적 과정을 가속함으로써 생존자 메모리의 사용량을 감소시킨다. 실험 결과, 제안된 비터비 복호기의 생존자 계산기는 기존의 혼성 생존자 경로 계산기에 비해 약 16％ 면적이 감소함을 확인하였다.

• IEIE Transactions on Smart Processing and Computing
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• 제4권6호
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• pp.422-433
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• 2015

In this paper, we demonstrate inter-layer prediction tools for scalable video coders. The proposed scalable coder is designed to support not only spatial, quality and temporal scalabilities, but also view scalability. In addition, we propose quad-tree inter-layer prediction tools to improve coding efficiency at enhancement layers. The proposed inter-layer prediction tools generate texture prediction signal with exploiting texture, syntaxes, and residual information from a reference layer. Furthermore, the tools can be used with inter and intra prediction blocks within a large coding unit. The proposed framework guarantees the rate distortion performance for a base layer because it does not have any compulsion such as constraint intra prediction. According to experiments, the framework supports the spatial scalable functionality with about 18.6%, 18.5% and 25.2% overhead bits against to the single layer coding. The proposed inter-layer prediction tool in multi-loop decoding design framework enables to achieve coding gains of 14.0%, 5.1%, and 12.1% in BD-Bitrate at the enhancement layer, compared to a single layer HEVC for all-intra, low-delay, and random access cases, respectively. For the single-loop decoding design, the proposed quad-tree inter-layer prediction can achieve 14.0%, 3.7%, and 9.8% bit saving.

• 한국통신학회논문지
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• 제27권7A호
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• pp.659-667
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• 2002

본 논문에서는 디지털 통신 시스템에서 오류 정정 부호화 방식으로 사용되는 Turbo Code에서 기존의 블록 인터리버의 성능을 개선한 새로운 S-R 인터리버와 MAP 알고리듬을 이용한 병렬 구조의 새로운(New) 터보 복호기를 제안하고, 차세대 무선 멀티미디어 통신에서 실시간 음성 및 비디오 서비스를 제공시 복호 지연시간을 단축시키기 위해 가변 복호 방법을 이용하여 DS-CDMA 시스템의 Multipath 채널 환경에서 컴퓨터 모의 실험을 통해 성능 분석을 하였다. 또한 이동통신 시스템에서 채널의 효율을 높이기 위한 등화 방식으로 기존의 NCMA 알고리듬을 이용한 새로운 블라인드 등화 방식(Modified NCMA)을 제안하고, 이를 DS-CDMA 시스템의 다중 사용자 환경에서 컴퓨터 모의 실험 및 성능분석을 하였다.

• ETRI Journal
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• 제46권3호
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• pp.485-500
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• 2024

A hardware architecture is presented to decode (N, K) polar codes based on a low-density parity-check code-like decoding method. By applying suitable pruning techniques to the dense graph of the polar code, the decoder architectures are optimized using fewer check nodes (CN) and variable nodes (VN). Pipelining is introduced in the CN and VN architectures, reducing the critical path delay. Latency is reduced further by a fully parallelized, single-stage architecture compared with the log N stages in the conventional belief propagation (BP) decoder. The designed decoder for short-to-intermediate code lengths was implemented using the Virtex-7 field-programmable gate array (FPGA). It achieved a throughput of 2.44 Gbps, which is four times and 1.4 times higher than those of the fast-simplified successive cancellation and combinational decoders, respectively. The proposed decoder for the (1024, 512) polar code yielded a negligible bit error rate of 10^-4 at 2.7 E_b/N_o (dB). It converged faster than the BP decoding scheme on a dense parity-check matrix. Moreover, the proposed decoder is also implemented using the Xilinx ultra-scale FPGA and verified with the fifth generation new radio physical downlink control channel specification. The superior error-correcting performance and better hardware efficiency makes our decoder a suitable alternative to the successive cancellation list decoders used in 5G wireless communication.

• 전자공학회논문지CI
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• 제45권2호
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• pp.41-47
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• 2008

대부분의 미디어 압축 코덱에는 가변 길이 부호 기법이 적용된다. 본 논문에서는 이러한 가변 길이 부호의 복호 과정을 가속하기 위해 비트열 처리 전용 레지스터와 이를 이용하는 비트열 처리 전용 명령어 세트를 추가하는 방법을 제안한다. 본 논문에서 제안하는 명령어 세트는 프로세서에 기본적으로 존재하는 데이터 패스를 최대한 활용하고 비트열 정보를 비트열 입력포트 대신 메모리에서 읽어온다. 따라서 제안하는 명령어 세트는 프로세서의 변형을 최소화하고 추가적인 입력 제어기와 버퍼 없이 범용 프로세서에 적용하여 가변 길이 부호의 복호과정을 가속할 수 있다. 제안하는 명령어 세트의 데이터 패스를 TSMC $0.25{\mu}m$ 라이브러리를 이용하여 합성한 결과, 65 비트의 메모리와 344 게이트가 필요하였으며 0.19 ns의 추가적인 지연 시간이 있었다. 제안하는 명령어 세트는 H.264/AVC의 가변 길이 부호의 복호 수행 시간을 약 55 % 감소시켰다.

• Journal of Multimedia Information System
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• 제5권3호
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• pp.201-208
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• 2018

High Efficiency Video Coding range extensions (HEVC RExt) is a kind of extension model of HEVC. HEVC RExt was specially designed for dealing the high quality images. HEVC RExt is very essential for studio editing which handle the very high quality and various type of images. There are some problems to dealing these massive data in studio editing. One of the most important procedure is re-encoding and decoding procedure during the editing. Various codecs are widely used for studio data editing. But most of the codecs have common problems to dealing the massive data in studio editing. First, the re-encoding and decoding processes are frequently occurred during the studio data editing and it brings enormous time-consuming and video quality loss. This paper, we suggest new video coding structure for the efficient studio video editing. The coding structure which is called "ultra-low delay (ULD)". It has the very simple and low-delayed referencing structure. To simplify the referencing structure, we can minimize the number of the frames which need decoding and re-encoding process. It also prevents the quality degradation caused by the frequent re-encoding. Various fast coding algorithms are also proposed for efficient editing such as tool-level optimization, multi-serve based distributed coding and SIMD (Single instruction, multiple data) based parallel processing. It can reduce the enormous computational complexity during the editing procedure. The proposed method shows 9500 times faster coding speed with negligible loss of quality. The proposed method also shows better coding gain compare to "intra only" structure. We can confirm that the proposed method can solve the existing problems of the studio video editing efficiently.

• 대한전자공학회논문지SD
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• 제44권10호
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• pp.67-74
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• 2007

터보부호는 디지털 이동통신 시스템에서 사용되는 채널부호화 기법의 일종으로서 다양한 채널 환경에서 반복 횟수가 증가하면 복호하는데 필요한 지연시간과 계산량이 증가하는 단점을 가진다. 본 논문에서는 터보 복호기의 현재 복호 과정에서 첫번째 복호기와 두 번째 복호기의 연판정 출력값의 차이값에 대한 절대평균값을 중단조건으로 이용하여 BER 성능의 손실없이 모든 SNR 영역에서 평균 반복복호 횟수를 크게 감소시킬 수 있는 효율적인 반복중단 알고리즘을 제안한다. 모의실험 결과, 제안된 알고리즘의 평균 반복복호 횟수는 낮은 SNR 영역에서 SDR 알고리즘과 비교하여 약 $18.25%{\sim}20.58%$ 정도의 감소효과를 나타냈으며, 높은 SNR 영역에서 외부정보 값에 대한 분산값을 이용한 방법과 비교하여 약 $22.96%{\sim}28.74%$ 정도의 감소효과를 나타내었다.

• 한국정보통신학회논문지
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• 제7권8호
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• pp.1854-1863
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• 2003

디지털 통신 시스템에서 오류 정정 부호화 방식으로 사용되는 Turbo Code의 성능은 부호기에 내재되어 부호의 자유 거리 결정에 큰 영향을 미치는 인터리버와 복호기에서 수행되는 반복 복호에 의해 결정된다. 하지만 우수한 성능을 얻기 위해 수신 과정에서 많은 지연 시간이 요구되는데 이는 주로 인터리버의 크기에 의존하게 된다. 또한 Turbo Code는 페이딩 채널 상에서도 신뢰성 있는 강력한 코딩 기법으로 알려져, 최근 ITU 등에서 IMT­2000과 같은 차세대 이동 통신에서 채널 코드의 표준으로 채택되었다. 따라서 본 논문에서는 기존의 블럭 인터리버를 변형한 인터리버와 MAP(Maximum A Posteriori)알고리듬을 이용한 병렬 구조의 터보 복호기를 제안하였다. 무선 멀티미디어 통신에서 실시간 음성 및 비디오 서비스를 제공할 때 CDMA 환경에서의 AWGN과 페이딩 채널에 대해 가변 복호방법을 이용하여 감소된 복호지연의 관점에서 컴퓨터 모의실험을 통해 성능 분석을 하고 기존의 다른 방법과 비교하였다.

• 전자공학회논문지
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• 제52권5호
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• pp.155-164
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• 2015

본 연구에서는 다양한 HEVC 구문요소들을 적응적으로 파이프라인 및 병렬 처리할 수 있는 CABAC 복호화기 아키텍처를 설계 및 구현하였다. CABAC는 높은 압축률을 제공하지만, 구문요소 단위 순차적 복호화와 문맥간 강한 데이터 종속성, 빈 단위 복호화 과정 때문에 고성능 복호화 처리를 어렵게 한다. CABAC의 복호화 처리 성능을 높이기 위하여 연속된 flag 타입의 구문요소에 대해서는 다음에 복호될 구문요소들을 선행 연산하여 적응적으로 파이프라인 처리하였고, 멀티빈으로 구성된 구문요소는 최대 3개 빈까지 병렬 처리하는 고성능 구조를 설계하였다. 또한 이진산술복호기를 가속화하기 위해 문맥모델 업데이트와 재정규화를 선행 병렬 연산하고, 복호화 결과값에 따라 선택해서, 이진산술복호기의 임계 지연시간을 개선하였다. 제안하는 HEVC CABAC 아키텍처는 최대 1.01bins/cycle의 처리 성능으로 기존 구조대비 약 2배의 가속화 성능을 갖는다. 65nm ASIC 합성 결과 224M bins/sec.의 복호화 성능을 보이며, QFHD영상의 실시간 처리를 가능하게 하였다.

• 대한전자공학회논문지SP
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• 제40권5호
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• pp.397-409
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• 2003

본 논문에서는 2-step 트렐리스를 하나로 통합한 Radix-4 트렐리스 병렬구조 및 역방향 상태천이의 연속적인 제어에 의한 역추적 비터비 디코더를 구현하고, 이를 초고속 무선 랜에 응용한 결과를 제시한다. Radix-4 트렐리스 병렬구조의 비터비 디코더는 throughput을 개선함과 동시에 구조가 간단하고 지연시간 및 회로의 overhead가 적은 이점이 있다. 이 특성을 기반으로, 본 논문에서는 Radix-4 트렐리스 병렬구조의 구현을 위한 가지 메트릭의 계산과 ACS의 구성, 역방향 상태천이의 연속적인 제어에 의한 역추적 복호 등으로 구성된 새로운 비터비 디코더를 제안한다. 본 제안방법의 적용으로 펑처링의 결과로 인한 가변 부호율의 복호를 통합된 하나의 디코더로 대응할 수 있으며, 부호율의 변화에 따라 별도의 부가회로나 주변제어 회로를 요구하지 않는 특성을 갖는다. 또한, 본 논문에서 제안한 역방향 상태천이의 제어에 의한 역추적 복호는 메모리 제어를 위한 별도의 회로를 추가함이 없이 ACS 사이클 타임에 정확이 동기되어 순서적인 복호를 수행할 수 있게 한다. 제안방법의 유용성을 검증하기 위해, 초고속 무선 랜 규격인 IEEE 802.11a PHY 계층의 채널부호 및 복호에 적용하고, HDL 언어로 구현한 회로의 시뮬레이션 결과를 제시한다.