• 한국정보과학회논문지:정보통신
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• 제34권3호
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• pp.203-217
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• 2007

본 논문은 출력 버퍼를 장착한 크로스바 스위치로 구성된 다양한 네트워크들의 성능 예측 모형을 제안하고, 스위치에 장착된 버퍼의 개수 증가에 따른 성능 향상 추이를 분석하였다. 스위치 내부에 버퍼를 장착하는 기법은 네트워크 내부의 데이타 충돌 문제를 효과적으로 해결하고, 네트워크 성능 및 신뢰도를 높이는 방법으로 널리 알려져 있다. 또한, 크로스바 스위치를 이용하여 네트워크를 구성할 경우 네트워크 내부의 스위치들 간의 연결 형태 그리고, 각 스위치 내부의 데이타 이동 패턴에 따라 네트워크 특성이 결정된다. 본 논문에서는 크로스바 스위치로 구성된 세 가지 서로 다른 형태의 네트워크 : 다단 연결 망(MIN), Fat-tree 망, 그리고 일반 통신망 등의 성능 분석모형을 제안하였다. 제안한 분석 모형은 네트워크 내부 스위치에 장착된 버퍼의 개수와 무관하게 네트워크 성능 평가의 두 가지 주요 요소인 네트워크 정상상태 처리율(Normalized Throughput, NT)과 네트워크 지연시간을 예측한다. 제안한 수학적 성능 분석 연구의 실효성을 검증하기 위하여 병행된 시abf레이션 결과는 상호 미세한 오차 범위 내에서 모형의 예측 데이타와 일치하는 결과를 보여 분석 모형의 타당성을 입증하였다. 또한 분석 결과 네트워크 내부 스위치에 많은 버퍼를 장착 할수록 상대적으로 정상상태 처리율의 증가율은 감소하고, 네트워크 지연시간은 증가하는 것으로 나타났다.

• 한국정보과학회논문지:정보통신
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• 제29권6호
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• pp.738-748
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• 2002

본 논문에서는, ${\alpha}{\times}{\alpha}$ 출력 버퍼 스위치로 구성된 다단 연결 망(Multistage Interconnection Network, MIN)의 성능 예측 모형을 제안하고, 스위치에 장착된 버퍼의 개수 증가에 따른 성능 향상 추이를 분석하였다. Buffered 스위치 기법은 다단 연결 망 내부의 데이타 충들 문제를 효과적으로 해결할 수 있는 방법으로 널리 알려져 있다. 제안한 성능 예측 모형은 먼저 네트웍 내부 임의 스위치 입력 단에 유입되는 데이타 패킷이 스위치 내부에서 전공되는 유형을 확률적으로 분석하여 수립되었다. 제안한 모형은 스위치에 장착된 버퍼의 개수와 무관하게 출력 버퍼를 장착한 ${\alpha}{\times}{\alpha}$스위치의 성능, 즉 네트웍 성능 평가의 두 가지 주요 요소인 네트웍 정상상태 처리율(Normalized Throughput, NT)과 네트웍 지연시간(Network Delay)의 예측이 가능하고, 나아가서 이들로 구성된 모든 종류의 다단 연결 망 성 분석에 적용이 용이하다. 제안한 수학적 성능 분석 연구의 실효성 검증을 위하여 병행된 시뮬레이션 결과는 상호 미세한 오차 범위 내에서 모형의 예측 데이타와 일치하는 곁과를 보며 분석 모형의 타당성을 입증하였다. 또한, 분석 결과 스위치 내부에 많은 버퍼를 장착할수록 정상상태 처리율의 증가율은 감소하고, 네트웍 지연시간은 증가하는 것으로 나타났다.

• ETRI Journal
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• 제30권1호
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• pp.141-151
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• 2008

In this paper, we introduce a new verification platform with ARM- and DSP-based multiprocessor architecture. Its simple communication interface with a crossbar switch architecture is suitable for a heterogeneous multiprocessor platform. The platform is used to verify the function and performance of a DVB-T baseband receiver using hardware and software partitioning techniques with a seamless hardware/software co-verification tool. We present a dual-processor platform with an ARM926 and a Teak DSP, but it cannot satisfy the standard specification of EN 300 744 of DVB-T ETSI. Therefore, we propose a new multiprocessor strategy with an ARM926 and three Teak DSPs synchronized at 166 MHz to satisfy the required specification of DVB-T.

• 정보처리학회논문지C
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• 제12C권1호
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• pp.83-96
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• 2005

다중채널 스위치는 ATM (Asynchronous Transfer Mode)로 널리 사용되는 스위치 구조이며, 스위치의 내부에 장애에 대한 내성(tolerance) 을 구현할 수 있는 것으로 알려져 있다. 예를 들어, 하나의 다중 채널 그룹에 속하는 링크에 장애가 있을 경우, 장애 링크로 통과하려는 트래픽을 여분의 링크가 책임을 질 수 있게 할 수 있다. 스위치 소자에 발생하는 장애는 ATM 셀을 잘못 라우팅하거나 출력단에 도달하는 셀의 순서를 뒤바꾸게 할 수 있다. 본 논문에서는 다중 채널 크로스바 ATM 스위치에 적용할 수 있는 두 가지의 장애 위치 확인 알고리즘을 제안한다. 첫 번째로 제안하는 최적 알고리즘은 시간적으로 최상의 성능을 보여주지만, 계산상으로는 복잡하게 되어 결과적으로 실제 구현이 어려울 수 있다. 이러한 문제점을 해결하기 위해 최적의 알고리즘보다는 계산상으로 보다 효율적인 온라인 알고리즘을 제안한다. 두 알고리즘의 성능은 시뮬레이션을 통해 검증한다. 온라인 알고리즘은 랜덤 트래픽 및 버스티(bursty) 트래픽에 대해 거의 최적에 가까운 성능을 보여 준다. 한편, 제안된 알고리즘으로 장애론 찾아낼 수 없는 경우가 있는데, 그에 대한 열거 및 원인을 제시한다. 끝으로 장애 위치 확인 알고리즘을 이용해서 찾은 장애를 우회하기 위해 행과 연을 추가하는 장애 복구 알고리즘을 제안하다.

• 한국시뮬레이션학회논문지
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• 제8권4호
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• pp.1-8
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• 1999

This paper proposes an ATM switch architecture called Output Queued Batcher-Banyan switch (OQBBS). It consists of a Sorting Module, Expanding Module, and Output Queueing Modules. The principles of channel grouping and output queueing are used to increase the maximum throughput of an ATM switch. One distinctive feature of the OQBBS is that multiple cells can be simultaneously delivered to their desired output. The switch architecture is shown to be modular and easily expandable. The performance of the OQBBS in terms of throughput, cell delays, and cell loss rate under uniform random traffic condition is evaluated by computer simulation. The throughput and the average cell delay are close to the ideal performance behavior of a fully connected output queued crossbar switch. It is also shown that the OQBBS meets the cell loss probability requirement of $10^{-6}$.

• 한국정보과학회논문지:정보통신
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• 제30권4호
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• pp.520-534
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• 2003

본 논문에서는, $a{\times}b$ 출력 버퍼 스위치로 구성된 fat-tree 망의 성능 예측 모형을 제안하고, 스위치에 장착된 버퍼의 개수 증가에 따른 성능 향상 추이를 분석하였다. Buffered 스위치 기법은 스위치 네트웍 내부의 데이타 충돌 문제를 효과적으로 해결할 수 있는 방법으로 널리 알려져 있다. 제안한 성능 예측 모형은 먼저 네트웍 내부 임의 스위치 입력 단에 유입되는 데이타 패킷이 스위치 내부에서 전송되는 유형을 확률적으로 분석하여 수립되었다. 제안한 모형은 스위치에 장착된 버퍼의 개수와 무관하게 출력 버퍼를 장착한 $a{\times}b$ 스위치의 성능, 즉 네트웍 성능 평가의 두 가지 주요 요소인 네트웍 정상상태 처리율(Steady state Throughput, ST)과 네트웍 지연시간(Network Delay)의 예측이 가능하다. 또한 모형의 이해를 도모하기 위하여 지능형 네트워크 트래픽 제어 및 중도 소실 패킷에 대한 다양한 처리 기능 등 최근 개발되는 스위치 네트워크의 부가기능을 배제하고 수식을 정리하였다. 그러나, 제안된 분석 모형은 이들 다양한 성능 향상 기술이 적용된 네트워크, 그리고 다양한 크기의 네트워크 성능분석에도 쉽게 적용이 가능하다. 제안한 수학적 성능 분석 연구의 실효성 검증을 위하여 병행된 시뮬레이션 결과는 상호 미세한 오차 범위 내에서 모형의 예측 데이타와 일치하는 결과를 보여 분석 모형의 타당성을 입증하였다.

• 한국통신학회논문지
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• 제21권7호
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• pp.1756-1764
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• 1996

본 눈문에서는 buffered Banyan 네트워크에 적용되는 스위치 소자의 성능을 향상시키는 방안을 제안하고 제안된 스위치 소자의 성능을 측정하여 성능이 향상됨을 보였다. 기존의 buffered Banyan 네트워크의 스위치 소자에 FIFO(First In First Out) 버퍼를 채용하므로서 HOL(Heda-Of-Line) 블로킹이 발생하여 네트워크의 성능을 저하시킨다. 제안된 스위치 소자는 기본정보 이외의 보조정보를 이용하여 버퍼를 관리하는 CASO(Contents ASsociated Output)버퍼를 채용하므로서 HOL(Head-Of-Line) 블로킹의 발생을 제거하여 네트워크의 성능을 향상시켰다. 또한 성능측정을 위하여 buffered Banyan 네트워크의 해석모델인 MY 모델에 근거하여 제안된 네트워크를 해석하였고 이 관계식들을 이용하여 성능을 측정하였다.

• 한국정보통신학회논문지
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• 제13권6호
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• pp.1065-1071
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• 2009

위성을 통한 통신 서비스는 음성 통신 서비스와 같은 실시간 응용 서비스와 데이터 통신과 같은 비실시간 응용 서비스가 함께 제공되는 것이 일반적이다. 위성을 통하여 특성을 달리하는 여러 개의 응용 서비스를 함께 제공하기 위해서는 서비스의 클래스(COS : Class of Service)에 따라 우선순위를 달리하는 우선순위 스케줄링이 필요하다. 그러나 기존의 우선순위 스케줄링 기법은 우선순위가 낮을 경우, 서비스를 받지 못하는 굶주림(Starvation) 현상이 발생하는 문제점이 있었다. 본 논문에서는 COS에 따라 각기 다른 프리미엄을 주고, 스케줄링을 받지 못한 패킷은 Age를 증가시켜 가면서, Age와 프리미엄의 합이 가장 큰 패킷을 선택하는 프리미엄 기반 우선순위 스케줄링 기법을 제안한다. 제안한 스케줄링 기법은 고정 우선순위 스케줄링 기법에 비하여 우선순위가 낮은 서비스에 있어서 평균지연시간이 개선되었고, 지연시간에 대한 표준편차에 있어서도 기존의 고정 우선순위 기법에 비하여 개선되었음을 보여 주였다. 제안한 프리미엄 기반 우선순위 스케줄링 기법에서는 기존의 고정 우선순위 스케줄링 기법에서와 같은 무한정 굶주림 상태가 되지 않는다.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.33-44
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• 2011

본 연구에서는 AMBA 3.0 AXI 프로토콜을 사용하여 고성능 및 저전력이 요구되는 MPSoC에 적합한 하이브리드 온-칩 버스구조를 설계하였다. AXI의 채널 중에서 트래픽이 많은 쓰기데이터 채널 및 읽기데이터 채널은 Crossbar 버스구조로 설계하여 고속 처리를 가능하게 하였다. 또한 MPSoC에서의 컴포넌트 추가에 따른 오버헤드(회로크기, 연결회선, 전력소모 등)를 줄이기 위해 트래픽이 적은 주소 채널과 쓰기 응답 채널은 Shared 버스구조로 공유하도록 설계하였다. 본 연구에서는 Hybrid 버스구조의 검증을 위해 Shared 버스구조 및 Crossbar 버스구조와 함께 시간, 공간, 파워 영역에서 각각 비교 실험하였다. $16{\times}16$ 버스 실험에서 Hybrid 버스구조는 Crossbar 버스구조와 비교해서 마스터의 대기시간은 약 9%, 전체 실행시간은 약 4%의 차이에 그쳐 비슷한 성능을 보여준다. 반면 오버헤드에서는 Crossbar 버스구조와 비교하여 회로 크기는 47%, 연결 회선 수는 52%, 동적 전력 소모는 66%의 감소 효과를 보인다. 따라서 본 연구에서 설계한 하이브리드 온-칩 버스구조는 Crossbar 버스 구조와 비교하여 고성능 및 저전력이 요구되는 MPSoC 인터커넥션에 매우 효과적임을 보이고 있다.

• International Journal of Internet, Broadcasting and Communication
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• 제12권3호
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• pp.9-17
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• 2020

In this paper, as part of the research for the infrastructure of very high flexible and reconfigurable data center using very high speed crossbar switches, we developed a simulator that can model two and three dimensional connection structure of switches with an efficient control algorithm using software defined network and verified the functions and analyzed the performance accordingly. The simulator consists of a control module and a switch module that was coded using Python language based on the Mininet and Ryu Openflow frameworks. The control module dynamically controls the operation of switching cells using a shortest multipath algorithm to calculate efficient paths adaptively between configurable computing resources. Performance analysis by using the simulator shows that the three-dimensional switch architecture can accommodate more hosts per port and has about 1.5 times more successful 1:n connections per port with the same number of switches than the two-dimensional architecture. Also simulation results show that connection length in a 3-dimensional way is shorter than that of 2-dimensional way and the unused switch ratio in a 3-dimensional case is lower than that of 2-dimensional cases.