• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.259-262
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• 2004

In most of the character recognition systems, the method of template matching or statistical method using hidden Markov model is used to extract and recognize feature shapes. In this paper, we used modified chain-code which has 8-directions but 4-codes, and made the chain-code of hand-written character, after that, converted it into transition chain-code by applying to HMM(Hidden Markov Model). The transition chain code by HMM is analyzed as signal flow graph by Mason's theory which is generally used to calculate forward gain at automatic control system. If the specific forward gain and feedback gain is properly set, the forward gain of transition chain-code using Mason's theory can be distinguished depending on each object for recognition. This data of the gain is reorganized as tree structure, hence making it possible to distinguish different hand-written characters. With this method, $91\%$ recognition rate was acquired.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (B)
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• pp.226-231
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• 2007

최근 비즈니스 프로세스가 복잡해짐에 따라, 비즈니스 프로세스를 설계 한 후 실행하는 과정에서 예상치 못한 문제들이 발생할 가능성 또한 높아지고 있다. 예상치 못한 문제의 발생은 막대한 비용 및 인적자원의 손실을 초래하기 때문에, 설계 된 비즈니스 프로세스는 엔진에 의해 실행되기 전에 다양한 방법으로 검증을 받아야 한다. 본 논문은, BPMN으로 설계된 비즈니스 프로세스의 컨트롤 플로우(Control Flow)에 대한 이상현상 중 데드락과 동기화의 부족에 대한 검증을 목적으로 한다. 데드락과 동기화의 부족은 Split 게이트웨이와 Join 게이트웨이의 종류에 따른 의미적 차이에 의해 발생한다. 본 논문에서는 비즈니스 프로세스를 방향성 그래프로 변환함으로써 Split 게이트웨이와 쌍을 이루는 Join 게이트웨이를 찾을 것을 제안하며, 찾아낸 (Split,Join)쌍은 컨트롤 플로우 검증 테이블을 이용하여 이상현상을 검증한다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.106-114
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• 2010

본 논문은 기가 스케일 System on Chip(SoC)를 위한 통합 설계 및 검증 플랫폼을 제안한다. VLSI 집적도의 발달로 그 복잡도가 증가하여 기존의 RTL 설계 방식으로는 그 생산성 차이(Production Gap)를 극복할 수 없게 되었다. 또한, 검증 차이(Verification Gap)의 증가로 검증 방법론에도 커다란 변혁이 필요하게 되었다. 본 플랫폼은 기존의 상위 수준 합성을 포함하며, 그 결과물을 이용하여 저 전력 설계의 전원 인식 검증 플랫폼과 검증 자동화를 개발하였다. 상위 수준 합성 시 사용되는 Control and Data Row Graph (CDFG)와 고 입력인 상위 수준 언어와 RTL를 기반으로 한 검증 플랫폼 자동화와 전원 인식 검증 방법론을 개발하였다. 검증 플랫폼에는 자동 검사 기능을 포함하고 있으며 Coverage Driven Verification을 채택하고 있다. 특히 전원 인식 검증을 위하여 개발된 조건 랜덤 벡터 생성 알고리듬을 사용하여 랜덤 벡터의 개수를 최소 5.75배 감소시키는 효과를 가져왔고, 전원과 전원 셀에 대한 모델링 기법을 이용하여 일반적인 로직 시뮬레이터 툴을 통해서도 전원 인식 검증을 가능하게 하였다. 이러한 통합된 설계 및 검증 플랫폼은 시스템 수준의 설계에서 검증, 합성에 이르는 전 설계 흐름을 완전 자동화 하여 상위 수준의 설계와 검증을 가능하게 하고 있다.

• 대한토목학회논문집
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• 제33권3호
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• pp.957-964
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• 2013

본 논문은 침수특성치를 이용한 도시유역의 침수위험성 평가방법을 제시하는 연구이다. 2010년 9월 21일 청계천상류의 효자배수분구(광화문 광장일대)에서 발생한 침수피해를 XP-SWMM 2010을 이용하여 모의하였다. 강우발생빈도별, 지속시간별로 관로첨두유출량 값을 구하여 침수상태를 분석한 결과 관로 내 첨두유출량만으로는 침수상태를 충분히 해석할 수 없음을 확인 할 수 있었다. 따라서 도시지역의 침수피해규모를 표현할 수 있는 침수특성치 6가지를 새롭게 정의하였으며 발생가능한 강우조합(강우량, 강우지속시간)을 침수특성치별로 산정하여 침수위험성 평가방법을 연구하였다. 모의 결과를 침수특성치별로 강우조합에 중첩하여 등치선도로 나타낸 "발생가능강우별 침수특성 등치선도"를 개발하여 이를 근거로 발생할 수 있는 모든 강우형태에 대한 침수위험성을 평가할 수 있음을 확인할 수 있었다. 또한 유역의 상태가 변하거나 치수계획규모를 변화시키는 것에 대한 침수특성치별 침수규모 해소정도를 쉽게 파악 할 수 있음을 확인하였다.

• 정보처리학회논문지D
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• 제13D권7호
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• pp.939-946
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• 2006

자바 바이트코드는 많은 장점을 갖지만 수행 속도가 느리고 분석이 어렵다는 단점을 갖는다. 이를 극복하기 위해 바이트코드에 대한 분석과 최적화가 수행되어야 한다. 최적화된 코드를 위해 CTOC를 구현하였다. 바이트코드에 대해 분석과 최적화를 수행하기 위해서는 우선 CFG를 생성해야 한다. 바이트코드의 특성 때문에 기존의 제어 흐름 분석 기술을 바이트코드에 적합하게 확장해야 한다. 또한 정적으로 분석하기 위해 CFG를 SSA Form으로 변환한다. SSA Form으로 변환하기 위해서는 지배 관계, 지배자 트리, 직접 지배자, $\phi$-함수, 재명명, 지배자 경계 등 많은 정보에 대한 계산을 수행한다. 본 논문은 기존의 CFG로부터 SSA Form으로 변환을 위해 알고리즘과 변환 과정을 기술한다. SSA Form이 적용된 그래프는 추후에 타입 추론과 최적화를 위해 사용된다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제3권5호
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• pp.151-154
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• 2014

모바일 기기에서 어플리케이션의 에너지 소비는 운영체제, 실행시간 환경, 컴파일러, 어플리케이션 등이 복잡한 상호 작용을 통해 이루어진다. 최근까지 에너지-지향적인 고수준 및 저수준의 컴파일러 기술을 적용하여 모바일 기기에서 어플리케이션의 에너지 소비를 줄이기 위한 노력이 진행되고 있다. 본 논문에서는 안드로이드 달빅에서 실행되는 dex 파일로부터 달빅 바이트코드를 추출한 후 에너지 소비 최적화를 위한 리스트 인스트럭션 스케줄링을 적용하여 어플리케이션의 에너지 소비를 줄이고자 한다. 이러한 연구는 급속도로 확산되고 있는 안드로이드 기반 어플리케이션이 전력 공급이 제한적인 모바일 환경에서 최적화된 전력 에너지 소비할 수 있는 환경을 구축하는 데 활용할 수 있다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1991년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 22-24 Oct. 1991
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• pp.589-594
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• 1991

Group Technology (GT) is a technique for identifying and bringing together related or similar components in a production process in order to take advantage of their similarities by making use of, for example, the inherent economies of flow production methods. The process of identification, from large variety and total of components, of the part families requiring similar manufacturing operations and forming the associated groups of machines is referred as 'machine-component grouping'. First part of this paper is devoted to describing a hierarchical divisive algorithm based on graph theory to find the natural part families. The objective is to form components into part families such that the degree of inter-relations is high among components within the same part family and low between components of different part families. Second part of this paper focuses on establishing cell design procedures. The aim is to create cells in which the most expensive and important machines-called key machine - have a reasonably high utilization and the machines should be allocated to minimize the intercell movement of machine loads. To fulfil the above objectives, 0-1 integer programming model is developed and the solution procedures are found. Next an attempt is made to test the feasibility of the proposed method. Several different problems appearing in the literature are chosen and the results air briefly showed.

• 한국콘텐츠학회논문지
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• 제10권3호
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• pp.122-131
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• 2010

본 논문에서는 자바 바이트코드를 분석하고 변환할 수 있는 새로운 도구인 CTOC 프레임워크를 설계하고 구현한다. CTOC는 자바 바이트코드의 분석과 코드 변환을 수행할 수 있는 도구로, 바이트코드 분석과 변환 과정을 효율적으로 구현하기 위해 확장된 제어 흐름 그래프인 eCFG(extended Control Flow Graph)와 바이트코드를 효과적으로 처리할 수 있는 중간 코드인 E-Tree(Expression-Tree)를 사용한다. eCFG와 E-Tree를 자바 바이트코드에 대한 분석과 최적화 코드 변환 과정에 적용하여 CTOC의 유용성과 확장 가능성을 보인다.

• 한국컴퓨터산업학회논문지
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• 제7권3호
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• pp.145-154
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• 2006

본 논문에서는 프로그램 최적화를 위해 개선된 추론적 부분 중복 제거(SPRE) 알고리즘을 제안했다. 본 논문에서 제안한 SPRE 기법은 컴파일러의 프로필링 기법 등을 통해 얻어진 실행 빈도에 대한 정보를 이용하여 실행 속도 최적화를 수행한다. 제안하는 알고리즘의 첫 번째 목적은 프로그램 실행 시 요구되는 메모리의 감소이며 두 번째는 실행 시간을 감소시키는 것이다. 단지 프로그램의 실행 속도만을 고려하는 경우에는 메모리 요구가 크게 증가하기 때문에 메모리 감소에 대한 고려도 중요하다. 이것은 프로그램을 실행하는데 요구되는 메모리의 크기가 실행 속도 보다 더 중요한 임베디드 시스템에 적합한 최적화 기법이다. 본 논문에서는 제어흐름그래프를 네트워크로 구성하여 분할하는데 사용하는 Min-Cut 알고리즘을 구현한다.

• 인터넷정보학회논문지
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• 제23권5호
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• pp.17-23
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• 2022

Network slicing is a promising paradigm and significant evolution for adjusting the heterogeneous services based on different requirements by placing dynamic virtual network functions (VNF) forwarding graph (VNFFG) and orchestrating service function chaining (SFC) based on criticalities of Quality of Service (QoS) classes. In system architecture, software-defined networks (SDN), network functions virtualization (NFV), and edge computing are used to provide resourceful data view, configurable virtual resources, and control interfaces for developing the modified deep reinforcement learning agent (MDRL-A). In this paper, task requests, tolerable delays, and required resources are differentiated for input state observations to identify the non-critical/critical classes, since each user equipment can execute different QoS application services. We design intelligent slicing for handing the cross-domain resource with MDRL-A in solving network problems and eliminating resource usage. The agent interacts with controllers and orchestrators to manage the flow rule installation and physical resource allocation in NFV infrastructure (NFVI) with the proposed formulation of completion time and criticality criteria. Simulation is conducted in SDN/NFV environment and capturing the QoS performances between conventional and MDRL-A approaches.