• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2008년도 International Meeting on Information Display
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• pp.1301-1304
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• 2008

In this study, we used a multiple phase scheme for the clock in the dual-pull-down driver for TFT display panels. In this scheme, the turn-on time for the transistors in the dual-pull-down structure was reduced from 1/2 to 1/4 or 1/8 of the period cycle time. While keeping proper operation of the transistor size of circuit was fine tuned to achieve an optimal performance. The relation between the active time and the transistor dimensions was obtained for the optimal design.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1288-1291
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• 2002

In this paper, we present a design of mpeg-4 video codec chip to reduce the power consumption using frame level clock gating and motion estimation skip scheme. It performs 30 grames/s of codec (encoding and decoding) mode with quarter-common intermediate format(QCIF) at 27MHz. A novel low-power techniques were implemented in architectural level, which is 35% of the power dissipation for a conventional CMOS design. This chip performs MPEG-4 Simple Profile Level 2(Simple@L2) and H.263 base mode. Its contains 388,885 gates, 662k bits memory, and the chip size was 9.7 mm x 9.7 mm which was fabricated using 0.35 micron 3-layers metal CMOS technology.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
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• pp.399-401
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• 1999

최근 컴퓨터 네트워크를 통한 화상회의, 화상전화 VOD 등과 같은 응용 프로그램들이 실시간 통신을 필요로 한다. 이러한 실시간 통신에 적합한 ATM은 유연한 통신 서비스와 높은 질의 서비스를 제공함으로서 차세대 통신 네트웍으로 기대가 되고 있다. ATM 네트웍 막에서 실시간 통신을 하기 위해서는 실시간 데이터들이 지연한계를 만족해야 한다. 만약 이러한 지연한계를 만족시키지 못할 경우에는 서비스의 질이 떨어지거나 아니면 데이터가 아예 필요가 없어지게 된다. 이미 실시간 통신을 하기 위해 Virtual Clock, Stop-and-Go, EDF 등에 많은 패킷 스위치 스케줄링 정책들이 개발 되어져 왔다. 그러나 이러한 스위치 스케줄링 정책들은 대부분 그 방법의 복잡성 때문에 실제로 ATM 상에서 적용시키기가 힘들다. 본 논문에서는 ATM 네트웍 망에서 화상 통신을 하기 위해 적합한 새로운 스위치 모델인 TCRM-DS를 제시한다. TCRM-DS는 기존의 TCRM 모델의 장점인 단순성과 효율성을 그대로 유지하면서 TCRM 모델의 단점인 비 실시간 데이터에 대한 비효율적 처리를 개선한 것이다.

• ETRI Journal
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• 제30권4호
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• pp.612-614
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• 2008

A novel linear switched termination active cross-coupled low-voltage differential signaling (LVDS) transceiver operating at 1.5 GHz clock frequency is presented. On the transmitter side, an active cross-coupled linear output driver and a switched termination scheme are applied to achieve high speed with low current. On the receiver side, a shared pre-amplifier scheme is employed to reduce power consumption. The proposed LVDS transceiver implemented in an 80 nm CMOS process is successfully demonstrated to provide a data rate of 6 Gbps/pin, an output data window of 147 ps peak-to-peak, and a data swing of 196 mV. The power consumption is measured to be 4.2 mW/pin at 1.2 V.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권3호
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• pp.1273-1288
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• 2016

With the swift growth of wireless technologies, an increasing number of users rely on the mobile services which can exchange information in mobile networks. Security is of key issue when a user tries to access those services in this network environment. Many authentication schemes have been presented with the purpose of authenticating entities and wishing to communicate securely. Recently, Chou et al. and Farash-Attari presented two ID authentication schemes. They both claimed that their scheme could withstand various attacks. However, we find that the two authentication schemes are vulnerable to trace attack while having a problem of clock synchronization. Additionally, we show that Farash-Attari's scheme is still susceptible to key-compromise impersonation attack. Therefore, we present an enhanced scheme to remedy the security weaknesses which are troubled in these schemes. We also demonstrate the completeness of the enhanced scheme through the Burrow-Abadi-Needham (BAN) logic. Security analysis shows that our scheme prevents the drawbacks found in the two authentication schemes while supporting better secure attributes. In addition, our scheme owns low computation overheads compared with other related schemes. As a result, our enhanced scheme seems to be more practical and suitable for resource-constrained mobile devices in mobile networks.

• 한국산업정보학회논문지
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• 제16권1호
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• pp.1-8
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• 2011

효율적인 전력관리는 모바일 휴대용 제품 시장에서 중요한 경쟁력 중의 하나이다. 본 논문은 전력을 미리 예측하는 방법으로 실행중인 응용프로그램의 sleep 상태를 이용하는 Energy-Aware Scheduling policy(EASY)를 제안한다. 기존 대기 모드에서 전력소모를 줄이는 방법과의 차이점은 응용프로그램들이 얼마나 오랫동안 스케쥴러에서 sleep 상태에 있었는지를 검사하여 각 응용프로그램들의 동작 상태를 결정한다. EASY 기법은 측정된 sleep 시간을 기준으로 현재의 작업량에 맞는 적정한 CPU 클럭 주파수를 정하고, 다음 작업량의 적정한 CPU 클럭 주파수를 예측함으로서 동작 상태에서 전력 소모를 줄일 수 있다. 실험 결과 기존의 대기모드를 이용한 전력관리 기법과 비교하여 평균적으로 10-30%의 전력소모를 줄임으로써 제안된 기법의 우수성을 입증한다.

• 전자공학회논문지C
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• 제36C권1호
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• pp.34-40
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• 1999

Reed-Solomon(RS) 부호는 CD-ROM, HDTV, ATM 그리고 디지털 VCR 등 여러 분야에서 연집(burst) 오류를 정정하기 위해 적용되어 왔다. RS 부호를 복호하기 위해서는 Berlekamp-Massey 알고리즘, 유클리드 알고리즘 그리고 수정 유클리드 알고리즘(MEA)이 개발되었다. 최근에는 이들 중에서도 MEA가 가장 자주 사용되었다. 본 논문은 부호의 복호에 사용되는 MEA을 위한 효율적인 반복 셀 구조를 제안한다. 제안된 구조의 두 가지 주된 특징은 다음과 같다. 첫째, MEA의 수행에 있어 기존의 방법[1] 보다 약 25% 적은 수의 클럭 사이클을 이용한다. 둘째, MEA 수행에 소비되는 클럭 사이클의 수가 부호의 길이 n보다 큰 경우 MEA 셀의 개수를 줄일 수 있었으며, 수신된 워드를 위한 버퍼 요구량 또한 줄일 수 있었다. 예로써 (128,124) RS 부호에 대한 MEA 회로가 VHDL을 통하여 기술되고 검증된다.

• 한국통신학회논문지
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• 제38A권7호
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• pp.545-551
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• 2013

MQASK 수신기에서 수신 심볼의 타이밍 동기에 사용되는 타이밍 복원 루프 Timing Error Detector(TED) 와 입력신호의 표본화율을 제어하는 VCO또는 NCO 및 루프 필터로 구성된다. 여기서 수신신호의 심볼율과 수신기의 표본화율의 시간 축에서의 위상차를 검출하는 TED는 심볼율과 표본화율의 주파수차가 클 경우 정상동작을 하지 못하는 단점이 있다. 본 논문에서는 PLL의 주파수 검출기와 같은 역할을 타이밍 복원 루프에서 수행하여 타이밍 복원 입력 신호의 주파수 차가 매우 큰 경우에도 타이밍 복원을 가능하게 할 수 있는 심볼율 변별기(Symbol Rate Discriminator SRD) 와 이를 사용한 타이밍 복원루프 구조를 제안 하였으며 이를 통해 심볼율이 가변되는 신호에 대한 타이밍 동기 획득이 가능함을 모의실험을 통해 입증하였다.

• 한국통신학회논문지
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• 제41권9호
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• pp.1069-1080
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• 2016

수동형 감시시스템과 같은 TDOA(Time Difference Of Arrival) 기반의 위치탐지시스템은 다수의 수신기를 이격 설치 후에 수신기 간 시각동기화를 수행하여 동일한 시각으로 설정하고, 수신기에 수신되는 목표 신호의 도래시간차인 TDOA를 이용하여 쌍곡선(또는 쌍곡면)의 교점을 구함으로써 목표의 2차원(또는 3차원) 위치를 추정한다. 시각동기화를 수행하기 위해서는 다수의 수신기 중에 하나가 주수신기(Master)가 되어 나머지 종수신기(Slave)들의 시간을 보정하기 위한 기준을 제공해야 한다. TDOA 기반의 위치탐지 시스템은 서로 이격되어 배치되어 있는 다수의 수신기 중에 선택되는 주수신기에 따라 위치추정정확도가 달라진다. 따라서 다수의 수신기 중에 최적의 수신기를 주수신기로 선택해야 고려하는 시스템의 배치구조에서 최적의 위치추정 성능을 도출할 수 있다. 본 논문에서는 목표와 수신기의 기하학적 배치 기반의 DOP(Dilution Of Precision) 정보를 이용하여 낮은 복잡도와 짧은 수행시간을 가지면서 시스템 내에 자동화가 용이한 주수신기 선택 방법을 제안한다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.9-16
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• 2005

이 논문에서는 다중 동작 주파수를 갖는 고성능 저전력 SoC에 사용 가능한 광대역 입출력 주파수를 지원하는 프로그램머블 PLL 기반의 클록킹 회로을 제안하였다. 제안된 클록 시스템은 이중 전하펌프를 이용 locking 시간을 감소시켰고, 광대역 주파영역에서 동작이 가능하도록 하였다. 칩의 저 전력 동작을 위해 동작 대기모드 시에 불필요한 PLL 회로를 지속적으로 동작시키지 않고 relocking 정보를 DAC를 통해 보존하고 불필요한 동작을 억제하였고, 대기모드에서 빠져나온 후 tracking ADC(Analog to Digital Converter)를 이용하여 빠른 relocking이 가능하도록 설계하였다. 또한 프로그램머블하게 출력 주파수를 선택하게 하는 구조를 선택하여 저 전력으로 최적화된 동작 주파수를 지원하기 위한 DFS(Dynamic frequency scaling) 동작이 가능하도록 클록 시스템을 설계하였다. 제안된 PLL 기반의 클록 시스템은 $0.35{\mu}m$ CMOS 공정으로 구현하였으며 2.3V의 공급전압에서 $0.85{\mu}sec\~1.3{\mu}sec$($24\~26$사이클)의 relocking 시간을 가지며, 파워다운 모드 적용 시 PLL의 파워소모는 라킹 모드에 비해 $95\%$이상 절감된다. 또한 제안된 PLL은 프로그래머블 주파수 분주기를 이용하여 다중 IP 시스템에서의 다양한 클록 도메인을 위해 $81MHz\~556MHz$의 넓은 동작 주파수를 갖는다.