• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1157-1160
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• 2003

We proposed a study on optimal clock period selection algorithm for low power RTL design. The proposed algorithm use the way of maintaining the throughput by reducing supply voltage after improve the system performance in order to minimize the power consumption. In this paper, it select the low power to use pipeline in the transformation of architecture. Also, the algorithm is important the clock period selection in order to maximize the resource sharing. however, it execute the optimal clock period selection algorithm.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.41-44
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• 2001

본 논문은 액정 Driver IC에 사용되a는 내부 기준 clock 발생 및 Voltage Converter에 boosting을 하기 위한 clock을 제공하는 Oscillator 설계 및 구현 하였다 LCD Driver IC에서 발생되는 Oscillator clock 은 고속의 clock신호는 필요로 하지 않으나 LCD display에 관련된 frame 주파수에 직접적인 영향을 주므로 중심 주파수 결정 및 duty비에 따른 주파수 제어가 매우 중요하다. 본 논문에서는 가변 duty를 적용하는 LCD system에 적용할 수 있는 가변 duty oscillator를 소개한다. Process는 0.35um, 12V공정을 사용하였다.

• 동력기계공학회지
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• 제14권1호
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• pp.5-10
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• 2010

Both the accuracy and stability of the clock get from the GPS receiver are considered in the range of pps. And we verified the system clock stability of a micro-controller system using the pps pulse supplied by the GPS receiver. In complex system of digital processing, the rack of precise timing signal may cause the serious problem or breakdown accident. To get rid of these undesirable problems, we introduced VCXO circuit to a micro-controller system to preserve high accurate clock stability.

• Journal of the Optical Society of Korea
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• 제16권3호
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• pp.215-220
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• 2012

In an earlier work, we proposed the chromatic dispersion monitoring technique of non-return to zero (NRZ) signal based on clock-frequency component (CFC) through numerical simulations. However, we have not yet shown any experimental demonstration or analytic derivation of it. In this paper, we show an experimental demonstration and analytic derivation of the proposed chromatic dispersion monitoring technique. We confirm that the experimental results and the analytic results correspond with the simulation results. We also demonstrate that monitoring range and accuracy can be improved by using a simple clock-extraction method.

• 전자공학회논문지C
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• 제36C권11호
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• pp.64-74
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• 1999

본 논문에서는 연결 에지 추가 기법을 이용하여 주어진 클락 스큐를 만족시키면서 동시에 총 배선 길이를 증가시키지 않는 새로운 클락 배선 최적화 알고리즘을 제안한다. 고속의 동기식 집적 회로에서는 클락 스큐가 회로의 속도를 제한하는 주된 요소로 작용하므로 성능의 향상을 위해서는 클락 스큐를 최소화해야 한다. 일반적으로 클락 스큐를 최소화하면 총 배선 길이가 증가하므로 오동작하지 않는 클락 스큐 범위 내에서 클락 배선을 수행한다. 이를 이용하여 본 논문에서는 제로 스큐 트리에 연결 점 이동 방법을 적용하여 총 배선길이와 지연 시간을 감소시킨다. 제안하는 알고리즘은 클락 트리의 두 노드 사이에 연결 에지를 추가하여 일반적인 그래프 형태의 클락 토폴로지를 구성하여 주어진 클락 스큐 범위를 만족시키고 동시에 총 배선장의 증가를 억제한다. 연결 에지를 구성하는 두 노드를 선택하기 위한 새로운 비용 함수를 고안하였다. 클락 트리 상에서 지연 시간의 차이가 크면서 거리가 가까운 두 노드를 연결함으로서 싱크 사이의 지연 시간의 차를 감소시켜서 클락 스큐를 감소시킨다. 또한 클락 신호선의 지연 시간 최소화를 위하여 배선 토폴로지 설계 및 배선 폭 조절 알고리즘을 개발하였다. 본 논문에서 제안하는 알고리듬을 C 프로그램 언어로 구현하여 실험한 결과 주어진 스큐 범위를 만족시키면서 지연 시간을 감소시키는 효과를 얻을 수 있었다

• 한국전자파학회논문지
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• 제20권11호
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• pp.1130-1137
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• 2009

본 논문은 지상파 DMB에서 기준 클락 신호에 의한 RF 수신기의 민감도 열화 현상을 분석하고, 이를 해결하기 위한 새로운 PCB 설계 기법을 제안하였다. 현재 DMB 수신기 시스템에 사용되는 기준 주파수는 16.384 MHz, 19.2 MHz, 24.576 MHz의 세 종류가 있다. 이러한 기준 주파수의 고조파 성분이 RF 채널 주파수에 근접할 경우, 해당 채널의 감도가 심각히 열화될 수 있다. 이러한 클락 고조파 결합 문제를 해결하기 위해 스트립라인 형태의 새로운 클락 배선 설계 기법을 제안하였다. 제안된 기법은 인덕턴스 성분을 사용하여 클락 신호의 접지 단자를 주 접지 단자와 분리하고, 클락 신호선과 주변 접지면의 결합 커패시턴스 성분을 최소화 하도록 설계되었다. 이를 DMB 수신기 보드에 적용하여 수신기의 감도가 최대 2 dB 개선됨을 측정을 통하여 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.259-262
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• 2012

본 논문에서는 125 MHz 동작 주파수에서 64개 위상의 클럭을 출력하는 지연 고정 루프 (DLL: delay-locked loop)을 제안한다. 제안된 다중 지연 고정 루프는 delay line의 선형성을 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. CMOS multiplexer와 inverter-based interpolator를 이용하여 $4{\times}8$ matrix 기반의 delay line에서 출력된 32개 위상의 클럭으로부터 64개 위상의 클럭을 생성한다. 또한 DLL에서 harmonic lock을 방지하기 위해 클럭의 duty cycle ratio에 무관한 initial phase locking을 위한 회로가 제안된다. 제안된 지연 고정 루프는 1.8 V의 공급전압을 이용하는 $0.18-{\mu}m$ CMOS 공정에서 설계된다. 시뮬레이션된 DLL은 40 MHz에서 200 MHz의 동작 주파수 범위를 가진다. 125 MHz 동작 주파수에서 최악의 위상 오차와 jitter는 각각 +11/-12 ps와 6.58 ps이다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.893-898
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• 2017

카운터 타입의 시간-디지털 변환기를 공급전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정을 이용하여 설계하였다. 일반적인 시간-디지털 변환기에서는 클록의 주기가 $T_{CK}$일 때, 시작신호와 클록의 시간차에 의해 최대 $T_{CK}$의 변환 에러가 발생한다. 그리고 멈춤신호와 클록의 시간차로 인해 -$T_{CK}$의 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기는 이러한 단점을 보완하기 위해 클록은 시작신호 및 멈춤신호와 동기화하여 회로 내에서 생성되도록 설계하였다. 설계된 시간-디지털 변환기에서 시작신호와 클록의 시간차에 의한 변환에러는 발생하지 않으며, 멈춤신호에 의한 변환에러의 크기는 (1/2)$T_{CK}$로 감소된다.

• 한국전자통신학회논문지
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• 제7권6호
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• pp.1301-1308
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• 2012

본 논문에서는 ADCL(adiabatic dynamic CMOS logic) buffer를 이용한 단열 논리회로용 AC 전원과 동기화된 저전력 클럭 발생기를 제안한다. CMOS 논리회로의 전력 손실을 줄이고 ADCL의 저전력 동작을 위해서, 논리회로의 clock 신호는 AC 전원 신호와 동기화 되어야 한다. 설계된 Schmitt trigger 회로와 ADCL buffer를 사용한 ADCL 주파수 분주기를 이용하여 AC 신호와 단열동작을 위한 clock 신호가 발생된다. 제안된 저전력 클럭 발생기의 소비전력은 3kHz와 10MHz에서 각각 1.181uW와 37.42uW으로 시뮬레이션에서 확인하였다.

• 한국전자통신학회논문지
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• 제8권9호
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• pp.1343-1349
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• 2013

광통신 시스템에서는 제한된 대역폭에서 최상의 성능을 얻기 위해 다양한 신호형태가 사용되고 있다. 그중에서도 CSRZ (carrier-suppressed return-to-zero) 신호는 스펙트럼 효율이 높으면서도 색분산에 대해 비교적 강인한 특성을 지니고 있어 많이 사용되고 있다. 우리는 이러한 CSRZ 신호의 중요성을 파악하고, 이전의 연구에서 CSRZ 신호의 클럭 (clock) 성분을 이용하여 색분산을 감시하는 방법을 제시한 바가 있다. 하지만, 클럭 성분을 이용하여 색분산을 감시하는 방법은 송수신단의 대역폭에 의해 그 영향을 받을 수 있다. 따라서, 본 논문에서는 CSRZ 신호에서 송수신단의 대역폭이 클럭 성분을 이용한 색분산 감시법에 미치는 영향을 분석하고, 송수신단의 대역폭이 변하더라도 그 성능이 유지될 수 있는 강인한 클럭 추출법을 제시한다.