• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.125-128
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• 2000

In this paper, we derive forward link Erlang capacity reflecting both outage probability and blocking probability of each traffic type in mixed traffics environment. We firstly determine the number of available virtual trunks of the forward link from a circuit switching perspective. Then, capacity sharing model and generalized Erlang model are employed to derive joint Erlang capacity of various traffics types.

• 한국정보통신학회논문지
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• 제7권6호
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• pp.1297-1303
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• 2003

반도체 방식의 capacitive type 지문인식센서의 신호처리를 위한 개선된 회로를 설계하였다. 최 상위 sensor plate가 지문의 굴곡을 감지한 capacitance의 변화를 전압의 신호로 전환하기위해서 charge-sharing 방식의 회로를 적용하였다. 지문센서 감도저하의 가장 큰 원인인 sensor plate에 존재하는 parasitic capacitance를 최소화하고 ridge와 valley 사이의 전압차를 향상시키기 위하여 기존과는 다른 아날로그버퍼회로를 설계하였다. 센서전압과 기준전압 신호를 비교하기 위해서 비교기를 설계하였으며, 센서어레이의 수직, 수평간 isolation 대책을 통하여 ESD 및 노이즈방지를 위한 설계를 제안하였다. 제안된 신호처리회로는 128${\times}$l44 pixel 규모의 회로로 구현되었다. 본 설계회로는 향후 생체인식을 이용한 정보보호용 지문인식 시스템에 응용될 수 있으리라본다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.469-471
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• 2008

전하 펌프는 위상 고정 루프의 성능에 영향을 준다. 전하 펌프 설계에 있어서 전류 부정합, 전하 공유, 전하 주입, 누설 전류 등을 고려할 필요가 있다. 본 논문에서는 기존의 고속 전하 펌프의 전류 정합성을 개선한 새로운 전하 펌프 회로를 제안하였다. 전류 부정합을 줄이기 위해 주로 사용되는 간단한 방법으로는 캐스코드를 이용하여 전하 펌프의 출력 저항을 증가시키는 방법이 있다. 그러나 캐스코드 방법을 사용하면 전하펌프의 출력 범위에 제약을 받게 되므로 전원 전압이 낮아짐에 따라 적용하기가 힘들어진다는 단점이 있다. 따라서 본 논문에서는 캐스코드를 적용하지 않고 연산증폭기를 사용하여 전하펌프의 출력 범위 전체에서 우수한 전류 정합 특성을 갖는 회로를 제안하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.82-85
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• 2004

This paper proposes an advanced circuit for the capacitive type fingerprint sensor signal processing and an effective isolation structure for minimizing an electrostatic discharge(ESD) influence and for removing a signal coupling noise of each sensor pixel. The proposed detection circuit increases the voltage difference between a ridge and valley about $80\%$ more than old circuit. The test chip is composed of $160\;\times\;192$ array sensing cells $(9,913\times11,666\;um^2).$ The sensor plate area is $58\;\times\;58\;um^2$ and the pitch is 60um. The image resolution is 423 dpi. The chip was fabricated on a 0.35um standard CMOS process. It successfully captured a high-quality fingerprint image and performed the registration and identification processing. The sensing and authentication time is 1 sec(.) with the average power consumption of 10 mW at 3.0V. The reveal ESD tolerance is obtained at the value of 4.5 kV.

• 반도체공학회 논문지
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• 제2권2호
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• pp.10-14
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• 2024

본 논문은 BJT 소자의 온도 특성에 의해 생성되는 전류를 활용하여 ADC 와 함께 센서의 정보를 변환하는 과정에서 필요한 참조 전압(Reference Voltage)과 온도센서 전압을 하나의 증폭기에서 생성하고자 하는 목적에 따라 설계하는 회로를 제안한다. 이와 함께 회로의 표준 편차를 줄이기 위한 두개의 컨트롤 방식이 추가되어 10 배 이상의 표준 편차를 감소시키는 결과를 얻게 된다. 제안하는 회로의 면적은 0.057mm² 이며 55nm RF 공정을 활용하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.658-665
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• 2014

The neural stimulators have been employed to the visual prostheses system based on the functional electrical stimulation (FES). Due to the size limitation of the implantable device, the smaller area of the unit current driver pixel is highly desired for higher resolution current stimulation system. This paper presents a 16-channel compact current-mode neural stimulator IC with digital to analog converter (DAC) sharing scheme for artificial retinal prostheses. The individual pixel circuits in the stimulator IC share a single 6 bit DAC using the sample-and-hold scheme. The DAC sharing scheme enables the simultaneous stimulation on multiple active pixels with a single DAC while maintaining small size and low power. The layout size of the stimulator circuit with the DAC sharing scheme is reduced to be 51.98 %, compared to the conventional scheme. The stimulator IC is designed using standard $0.18{\mu}m$ 1P6M process. The chip size except the I/O cells is $437{\mu}m{\times}501{\mu}m$.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.93-96
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• 2008

부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하여 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.31-38
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• 2010

본 논문에서는 QVGA급 LCD Driver IC(LDI)의 그래픽 메모리를 설계한다. 저면적을 위해 pseudo-SRAM 구조로 설계하고, 센싱 특성 개선과 line-read 동작 시 구동력 향상을 위해 bit line을 분할한 cell array 구조를 적용한다. 또한, C-gate를 이용한 저면적의 충돌방지 회로를 사용하여 그래픽 메모리의 line-read/self-refresh 동작과 기존의 write/read 동작 상호간의 충돌을 효과적으로 제어하는 방식을 제안한다. QVGA급 LDI의 그래픽 메모리는 $0.18{\mu}m$ CMOS공정을 이용하여 트랜지스터 레벨로 설계하고 회로 시뮬레이션을 통해 그래픽 메모리의 write, read, line-read, self-refresh 등의 기본 동작을 확인하고, 제안된 충돌방지 블록에 대한 동작을 확인하였다. 개선된 cell array를 통해 bit/bitb line 전압차 ${\Delta}V$는 약 15% 증가하고, bit/bitb line의 charge sharing time $T_{CHGSH}$는 약 30% 감소하여 센싱 특성이 향상되었으며, line-read 동작 시 발생하는 전류는 약 40% 크게 감소되었다.

• Journal of electromagnetic engineering and science
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• 제16권3호
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• pp.169-181
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• 2016

This work presents a new method for enhancing the performance of a dual band Planer Inverted-F Antenna (PIFA) and its lumped equivalent circuit formulation. The performance of a PIFA in terms of return loss, bandwidth, gain, and efficiency is improved with the addition of the proposed open stub in the radiating element of the PIFA without disturbing the operating resonance frequencies of the antenna. In specific cases, various simulated and fabricated PIFA models illustrate that the return loss, bandwidth, gain, and efficiency values of antennas with longer optimum open stub lengths can be enhanced up to 4.6 dB, 17%, 1.8 dBi, and 12.4% respectively, when compared with models that do not have open stubs. The proposed open stub is small and does not interfere with the surrounding active modules; therefore, this method is extremely attractive from a practical implementation point of view. The second presented work is a simple procedure for the development of a lumped equivalent circuit model of a dual band PIFA using the rational approximation of its frequency domain response. In this method, the PIFA's measured frequency response is approximated to a rational function using a vector fitting technique and then electrical circuit parameters are extracted from it. The measured results show good agreement with the electrical circuit results. A correlation study between circuit elements and physical open stub lengths in various antenna models is also discussed in detail; this information could be useful for the enhancement of the performance of a PIFA as well as for its systematic design. The computed radiated power obtained using the electrical model is in agreement with the radiated power results obtained through the full wave electromagnetic simulations of the antenna models. The presented approach offers the advantage of saving computation time for full wave EM simulations. In addition, the electrical circuit depicting almost perfect characteristics for return loss and radiated power can be shared with antenna users without sharing the actual antenna structure in cases involving confidentiality limitations.

• 한국통신학회논문지
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• 제19권3호
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• pp.401-417
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• 1994

본 논문에서는 논리 모니터링 방식에 의해 stuck-at(s-at)고장, stuck-open(s-op)고장 및 stuck on(s-on) 고장을 검출하기 위한 Domino CMOS회로의 테스트용이화 셀계기법을 제안한다. Domino CMOS게이트내 nMOS트랜지스터들의 s-op고장과 s-on고장을 검출하기 위하여 한개의 pMOS 트랜지스터를 부가하고 단일 게이트 및 다단 Domino CMOS회로내 인버어터의 pMOS트랜지스터 s-on 고장을 검출하기 위해서 한개의 nMOS트랜지스터를 부가한가. 부가된 트랜지스터는 Domino CMOS를 테스트 모드에서 pseudo nMOS회로로 동작하도록 만든다. 따라서 일반 domino CMOS회로의 테스트 시 회로지연에 의한 오동작을 방지하는 선충전(precharge phase)과 논리결정(evaluation phase)의 이상(two-phase)동작을 필요로 하지 않아 테스트 시간과 테스트 생성의 복잡도를 줄일 수 있게 된다. 제안된 회로에서는 대부분의 고장들이 단일 테스트 패턴에 의해 검출되는데 이에따라 경로지연이나 타임스큐, 전하재분배 및 그리치 등에 의해 테스트가 무효화되는 것을 피할 수 있으며 테스트 패턴 생성을 위하여 기존의 자동 테스트패턴생성기(ATPG)를 이용할 수 있는 장점을 갖는다.