• 한국통신학회논문지
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• 제22권4호
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• pp.812-822
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• 1997

In this paper, we propose an architecture of the asynchronous shared-bus type switch with priority and fairness schemes. The switch architecture is an input and output queueing system, and the priority scheme is implemented in both input and output queues. We analyze packet delay of both input and output queues. In the analysis, we consider to stations with asymmetric arrival rates. Although we make some approximations in the analysis, the numerical results show good agreements with the simulation results.

• 한국정보통신학회논문지
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• 제18권11호
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• pp.2703-2708
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• 2014

전형적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority 방식, Round-Robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있는데, 버스 전송량, 대기사이클 그리고 우선순위가 주로 고려되어 있다. 본 논문에서는 대기사이클을 고려하는 버스중재 방식을 제안하고, TLM(Transaction Level Model)을 통해 다른 중재 방식과 비교하여 버스 전송량과 대기 사이클을 검증하였다.

• 한국정보과학회논문지:시스템및이론
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• 제32권11_12호
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• pp.629-638
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• 2005

시스템 온 칩 설계에서 온 칩 버스는 전체 시스템의 성능을 결정하는 중요한 요소이다. 특히 프로세서, DSP 및 멀티미디어 IP와 같이 보다 높은 버스 대역폭을 요구하는 IP가 사용될 경우 온 칩 버스의 대역폭 문제는 더욱 심각해진다. 이에 따라 최근 ARM 사에서는 고성능 온 칩 버스 구조인 ML-AHB 버스 매트릭스를 제안하였다. ML-AHB 버스 매트릭스는 시스템 내의 다중 마스터와 다중 슬레이브간의 병렬적인 접근 경로를 제공하여 전체 버스 대역폭을 증가시켜주고, 최근 많은 프로세서 요소들을 사용하는 휴대형 기기 및 통신 기기 등에 적합한 고성능 온 칩 버스 구조이다. 하지만 내부 컴포넌트인 입력 스테이지와 무어 타입으로 구현된 중재 방식으로 인해 마스터가 새로운 전송을 수행할 때 또는 슬레이브 레이어를 변경할 때 마다 항상 1 클럭 사이클 지연 현상이 발생된다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존 ML-AHB 버스 매트릭스 구조를 개선하였다. 기존 버스 매트릭스 구조에서 입력 스테이지를 제거하고, 개선된 구조에 적합하도록 중재 방식을 변경하여 1 클럭 사이클 지연 문제를 해결하였다. 개선된 결과 4-beat incrementing 버스트 타입으로 다수의 트랜잭션을 수행할 경우, 기존 ML-AHB 버스 매트릭스에 비해 전체 버스 트랜잭션 종료 시간 및 평균 지연 시간이 각각 약 $20\%,\;24\%$ 정도 짧아졌다. 또한 FPGA의 슬라이스 수는 기존의 ML-AHB 버스 매트릭스보다 약 $22\%$ 정도 감소하였고, 클럭 주기도 약 $29\%$ 정도 짧아졌다.

• Safety and Health at Work
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• 제13권2호
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• pp.148-154
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• 2022

Background: Bus driving is a mentally demanding activity that requires prolonged attention to ensure safety. The aim of the study was to assess mental fatigue caused by driving a public bus and to find a profile of workers at higher risk. Methods: We evaluated changes of critical flicker fusion (CFF) (index of central arousal) and heart rate variability (HRV) (index of autonomic balance) in a 6-hour driving shift on a real route, in 31 professional bus drivers, and we tested the influence of personal factors such as sleep quality, BMI, and age. Paired t-test was used to test differences of CFF and HRV between both initial and final phase of driving, while multiple linear regression tested the influence of personal variables on the indexes of mental fatigue. Results: Results showed that CFF significantly decreased after 6 hours of bus driving (41.91 Hz, sd 3.31 vs. 41.15 Hz, sd 3.15; p = 0.041), and heart rate significantly decreased in the final phase of driving, with respect to the initial phase (85 vs. 78 bpm, p = 0.027). Increasing age (beta = -0.729, p = 0.022), risk of obstructive sleep apnea syndrome (beta = -0.530, p = 0.04), and diurnal sleepiness (beta = -0.406, p = 0.017) showed a significant effect on influencing mental fatigue. Conclusion: Elderly drivers at higher risk of sleep disorders are more prone to mental fatigue, when exposed to driving activity. Monitoring indexes of central arousal and autonomic balance, coupled with the use of structured questionnaires can represent a useful strategy to detect profile of workers at higher risk of mental fatigue in such duty.

• 전자공학회논문지C
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• 제35C권1호
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• pp.34-41
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• 1998

In this paper, I designed a P1394 serial bus chip as new bus interface architecture which can transmit the multimedia data at the rate of 400 Mbps and guarantee necessary bandwidth. because multimedia data become meaningless data after appropriate time, it is necessary to transfer multimedia data in real time, P1394 serial bus chip designed in this paper support isochronous transfer mode to solve this problem. Also, designed P1394 serial bus chip can transfer high quality video data or high quality audio data because it support the speed of 400 Mbps. While user must set device ID manually in previous interface such as SCSI, device ID is automatically determined if user connect each node with designed P1394 serial bus cable and power on. To design this chip, I verified the behavioral of the entrire system and synthesized layout. Also, I did layout the analog blocks and blocks which must be optimized in full custom.

• 한국항공운항학회지
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• 제17권3호
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• pp.70-77
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• 2009

We proposed the method of avionics integrated architecture using high-speed fiber optic bus. Typically, data bus of aircraft consists of electronic and optic data transmission method. Avionics systems are difficult to operate the electronic data transmission method for the high speed data processing, synchronization and interconnection between flight control system and flight management system efficiently. In this paper, it is known to look into the problem of data bus and the advanced trend in avionics systems, and propose the appropriate data bus of the advanced avionics systems.

• 한국태양에너지학회:학술대회논문집
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• 한국태양에너지학회 2011년도 춘계학술발표대회 논문집
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• pp.174-178
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• 2011

This paper deals with the free cooling system of express bus using natural energy source in order to improve the room air quality and save cooling energy. In an express bus, there are may passengers in unit area, requiring the improvement of air quality and giving higher energy saving efficiency. Particularly, the express buses running fast make it easy to take in outdoor air at a flow rate controllable with a damper mechanism. This paper proposes the analysis on the air flow achieved by a damper controlled vertically and horizontally in order not to deteriorate the ride comfort of the passengers.

• 한국정보통신학회논문지
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• 제10권6호
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• pp.1045-1054
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• 2006

본 논문에서는 MIL-STD-1553 data bus 네트워크의 다중화를 위한 버스 인터페이스 모듈의 설계에 관하여 기술하였다. 일반적으로 MIL-STD-1553 네트워크는 단일 레벨의 버스 토플로지를 사용하지만 응용 시스템의 구조에 따라 데이터 버스의 다중화가 요구된다. 버스의 다중화를 위해서는 마이크로 프로세서가 사용되며, 시스템의 하드웨어와 소프트웨어의 추가 기능이 요구된다. 설계된 인터페이스 모듈은 마이크로 프로세서의 사용 없이 통신용 트랜시버와 간단한 전자회로로 구성되어 있다. 하드웨어 테스트 및 소프트웨어 시뮬레이션 통하여 설계 제작된 모듈의 성능을 검증하였다.

• 한국조경학회지
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• 제36권3호
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• pp.85-95
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• 2008

본 연구는 중앙버스전용차로시행에 따라 등장한 중앙부 버스 정류장이 가지는 시각적 이미지와 선호도, 주변 환경과 의 관계성을 알아보기 위한 것이다. 이를 위해 중앙부 버스 정류장이 위치하는 대상지를 달리하여 그에 대한 경관평가를 시행하고 그 차이를 알아보았다. 중앙버스전용차로제가 시행되고 있는 서울시내 간선 도로 중 각기 다른 환경의 중앙부 버스 정류장을 대표할만한 간선도로 하정로, 한강로, 강남대로의 3곳을 선택하였으며， 대상지의 조건은 소폭가로， 도심 내 광폭가로, 도심 외곽부의 광폭가로였다. 각각의 대상지는 중앙부 버스 정류장이 있는 기존경관, 중앙부 버스 정류장에 수목을 식재한 경관, 중앙부 버스 정류장을 삭제한 경관으로 시뮬레이션하여 경관평가를 시행하였다. 그 결과는 다음과 같다. 첫째, 중앙부 버스 정류장이 가지는 시각적 영향은 중앙부 버스 정류장이 위치하는 가로 환경의 시각적 복잡성 정도에 따라 달라지는 것으로 나타났다. 시각적 복잡성이 낮은 지역에서는 중앙부 버스 정류장에 대한 선호도가 높았으나, 시각적 복잡성이 높은 지역에서는 중앙부 버스 정류장에 대한 선호도가 낮았다. 둘째, 중앙부 버스 정류장이 위치하는 지역적 환경에 상관없이 삭제경관보다는 중앙부 버스 정류장이 있는 기존경관과 중앙부 버스 정류장에 수목이 식재된 경관이 더 인상적인 것으로 나타났다. 셋째, 중앙부 버스 정류장에 수목이 있는 것이 없는 것보다 선호도가 높았으며, 심리적으로 편안함을 준 것으로 나타났다. 이상과 같은 결과를 감안하면 추후 계획되는 중앙부 버스 정류장에서는 인상적인 가로경관의 조성과 경관미 추구를 위해 수목을 식재하는 것이 바람직할 것으로 생각된다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1986년도 한국자동제어학술회의논문집; 한국과학기술대학, 충남; 17-18 Oct. 1986
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• pp.169-174
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• 1986

This thesis investigates the scanning time ; one of the most important performance index of Programmable Controller(PC). The multiprocessor architecture of the large PC considered in this thesis are classified as architecture 1 and architecture 2 by the bus control methods. The queuing model of each architecture is developed. Form the analysis it is observed that in the case of the number of processors less than 3 the best architecture of the large PC is the architecture 2 and in the case of the number of processors greater than 2 the best architecture of the large PC is the architecture 1.