• 한국통신학회논문지
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• 제26권3B호
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• pp.355-361
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• 2001

유한체(Galois Field) 상에서의 곱셈(multiplication)을 구현하는 방법은 크게 병렬 곱셈기(parallel multiplier)와 직렬 곱셈기(serial multiplier)로 나누어질 수 있는데, 구현시 하드웨어 면적을 작게 차지한다는 장점 때문에 직렬 곱셈기가 널리 사용된다. 하지만 이 직렬 곱셈기를 이용하여 계산을 하기 위해서는 병렬 곱셈기에 비해 많은 시간이 필요하게 된다. 직렬기법과 병렬기법의 결합이 이를 보완할 수 있게 된다. 본 논문에서는 복잡도는 직렬 곱셈기와 큰 차이가 없으면서 연산시간을 줄인 곱셈기*(multiplier)를 제안하였다. 이 곱셈기를 사용하면 복잡도는 크게 늘어나지 않았으면서 유한체 상에서의 곱셈을 하는데 필요한 시간을 줄이는 효과를 얻을 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.903-906
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• 2009

본 연구에서는 임베디드 시스템, 특히 블루투스 베이스밴드에서 사용이 가능한 고속 직렬 포트 인터페이스를 설계하였다. 인터페이스는 ARM 프로세서를 응용할 수 있는 AMBA APB에 호환될 수 있도록 설계하였으며, 8비트 형태로 외부 디바이스와 코프로세서 간 데이터와 명령을 전송할 수 있다. 오류 정정을 위하여, CRC를 적용하였고 멀티미디어 카드를 위한 인터페이스도 제공하였다. 설계한 직렬 포트 인터페이스는 자동합성하여 P&R을 수행하였다. 결과물은 Altera FPGA로 구현하였으며 25MHz에서 정상동작하였다.

• 한국전자파학회논문지
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• 제22권6호
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• pp.613-624
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• 2011

본 논문에서는 X-대역 능동 위상 배열 레이더 시스템용 MMIC 다기능 칩을 0.5 ${\mu}m$ p-HEMT 상용 공정을 이용하여 개발하였다. 설계된 다기능 칩에는 제어 신호 선로수를 최소화하기 위해 디지털 직병렬 변환기를 포함하고 있다. 다기능 칩은 6-비트 디지털 위상 천이 기능, 6-비트 디지털 감쇠 기능, 송/수신 모드 선택 기능, 신호 증폭 기능 등의 다양한 기능을 제공한다. 24 $mm^2$(6 mm${\times}$4 mm) 칩 크기의 비교적 소형으로 제작된 MMIC 다기능 칩은 8.5~10.5 GHz에서 24/15 dB의 송/수신 이득 특성과 21 dBm의 P1dB 특성을 보였다. 그리고 6-비트, 64 상태에 대해 위상 천이 특성과 감쇠 특성의 측정 결과, 동작 주파수에서 $7^{\circ}$의 RMS 위상 오차와 0.3 dB의 RMS 감쇠 오차를 보였다.

• 한국해양공학회지
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• 제8권1호
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• pp.50-61
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• 1994

A 300 meter class ROV(CROV300) is composed of three parts : a surface unit, a tether cable and an underwater vehicle. The vehicle controller is based on two processors : an Intel 8097-16-bit one chip micro-processor and a Texas Instruments TMS320E25 digital signal processor. In this paper, the surface controller, the vehicle controller and peripheral devices interfaced with the processors are described. These controllers transmit/receive measured status data and control commands through RS422 serial communication. Depth, heading, trimming, camera tilting, and leakage signals are acquired through the embedded AD converters of the 8097. On the other hand, altitude of ROV and lbstacle avoidance signals are processed by the DSP processor and periodically fetched by the 8097. The processor is interfaced with a 4-channel 12-bit D/A converter to generate control signals for DC motors an dseveral transistors to handle the relays for on/off switching of external devices.

• 대한전자공학회논문지
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• 제24권6호
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• pp.1040-1048
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• 1987

We propose a hardware architecture called Multiring which is applicable for various geometrical operations on rectilinear objects such as design rule checking in VLSI layout and many image processing operations including noise suppression and coutour extraction. It has both a fast execution speed and extremely high flexibility. The whole architecture is mainly divided into four parts` I/O between host and Multiring, ring memory, linear processor array and instruction decoder. Data transmission between host and Multiring is bit serial thereby reducing the bandwidth requirement for teh channel and the number of external pins, while each row data in the bit map stored in ring memory is processed in the corresponding processor in full parallelism. Each processor is simultaneously configured by the instruction decoder/controller to perform one of the 16 basic instructions such as Boolean (AND, OR, NOT, and Copy), geometrical(Expand and Shrink), and I/O operations each ring cycle, which gives Multiring maximal flexibility in terms of design rule change or the instruction set enhancement. Correct functional behavior of Multiring was confirmed by successfully running a software simulator having one-to-one structural correspondence to the Multiring hardware.

• 한국통신학회논문지
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• 제27권6B호
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• pp.569-578
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• 2002

This paper proposes a new multicarrier code division multiple access (CDMA) system. The proposed multicarrier CDMA system provides the advantages that the transmission bandwidth is more efficiently utilized by using divided spreading sequence, time and frequency diversity is achieved in frequency selective nultipath (acting channel, and inter-carrier interference (ICI) can be minimized by using specific data and code pattern. In this system, transmitted data bits are serial-to-parallel converted to some parallel branches. On each branch each bit is direct-sequence spread-spectrum modulated by divided spreading sequences and transmitted using orthogonal carriers. The receiver providers a Rake for each carrier, and the outputs of Rakes are combined to get time and frequency diversity. This multicarrier CDMA system allows additional flexibility in the choice of system parameters. Upon varying system parameters, bit error rate (BER) performance is examined for the proposed multicarrier CDMA system. Simulation results show that the proposed multicarrier CDMA scheme can achieve better performance than the other types of conventional multicarrier CDMA systems.

• 한국정보전자통신기술학회논문지
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• 제4권4호
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• pp.278-285
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• 2011

본 논문에서는 DVB-S2 표준안에서 권고되고 있는 irregular LDPC 부호의 다양한 부호화율에서 부호화 방식 및 복호화 방식에 대해 살펴보고 이에 대한 성능분석을 하였다. 또한 이의 구현에 있어서 효율적인 메모리 할당 및 이에 따른 구현 방법에 대해 연구하였다. LDPC 복호기를 구현하는 방안에는 직렬, 부분병렬, 완전병렬 방식이 있으며, 부분병렬방식이 하드웨어 복잡도와 복호속도를 절충하는 방안이다. 따라서 본 논문에서는 부분병렬 구조를 기반으로 하는 LDPC 복호기의 메모리 설계에서 효율적인 체크노드, 비트노드, LLR 메모리의 구조를 제안하고저 한다.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.344-352
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• 2006

자동으로 암호문과 평문의 수신이 가능한 팩시밀리용 암호통신시스템을 개발하였다. 개발된 암호시스템은 128bit SEED알고리즘을 적용하였으며 1024bit 모듈러, 256bits Exponent의 Diffie-Hellman 키교환방식을 적용하였다. 암호문 고속 전송을 위해 Dual FAX Server를 개발함으로써 실시간 암호통신을 구현하였다. Diffie-Hellman 키교환 시 등록된 시리얼번호를 서로 교환시켜 안전한 키 교환이 가능하게 하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.181-184
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• 2000

In this paper, we described a design of the input buffer system for efficiently dealing with MPEG audio bitstream to demux header and side information, audio data. In order to overcome the limitations of fixed-word manipulation in bitstream demuxing, we proposed a new variable length bit retrieval system with FSM sequencer supporting MPEG audio frame format, and serial buffer demuxing audio stream, FIFO circular buffer including header and side information.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.687-690
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• 2005

H.264/AVC에서 압축 효율을 향상시키기 위해 사용된 entropy coding중에 CABAC(Context-based Adaptive Binary Arithmetic Coding)은 하드웨어 복잡도가 높고 bit-serial 과정에서 data dependancy가 존재하기 때문에 빠른 연산이 어렵다. 본 논문에서는 adaptive arithmetic encoder와 정규화 과정을 효율적으로 구성하여 각 입력 심벌이 정규화 과정의 반복횟수에 관계없이 고정된 cycle에 encoding이 되도록 하였다. 제안한 구조는 pipeline으로 구성하기 용이하며, 이 경우 매 cycle에 한 입력 심벌의 encoding이 가능하다.