본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.
An approach to providing computational support for concurrent design is discussed in the context of an automobile wiring harness design problem. Key issues include the development of an architecture that supports collaboration among specialists, the development of hierarchical representations that capture different characteristics of the design, and decomposition of tasks to achieve a tradeoff between efficiency and robustness of the system. We present an architecture in which the main design tasks are supported by agents-asynchronous and semi-autonomous modules that automate routine design tasks and provide specialized interfaces for working on particular aspects of the design. The agent communication and coordination mechanisms permit members of an engineering team to work concurrently, at different levels of detail and of different versions of the design. The design is represented hierarchically, with detailed models maintained by the participating agents. In conjunction with the architecture and design representations, issues pertaining to the exchange of information among different views of the design, management of dependencies and constraints, and propagation of design changes are discussed.
본 연구의 목적은 첨단 ICT의 활용도를 높이고 국가 간 교육 교류협력 활성화에 기여하는 온라인 국제교류 협력학습의 개념과 유형에 대해서 살펴보고, 유형별 수업 설계모형을 제시하는 데 있다. 이를 위해 온라인 국제교류 협력학습 관련 시범사업 및 선행연구를 고찰하였다. 그 결과, 온라인 국제교류 협력학습은 첨단 ICT를 기반으로 언어적, 문화적으로 이질적인 학생, 교사, 현장전문가가 상호작용하고 협력함으로써 지식을 탐구하고 구성해가는 구성주의 기반의 교육방법임을 확인하였다. 유형으로는 원격 화상 수업 중심의 실시간 교류학습과 웹사이트 기반 과제 중심의 비실시간 교류학습이 있었고, 이러한 유형별 특징을 고려한 PPIE(Plan-Preparation-Interaction-Evaluation) 수업 설계모형을 제시하였다. 본 연구의 결과가 온라인 국제교류 협력학습 활성화에 기여할 것으로 기대한다.
하드웨어 기반 동적 전압 및 주파수 제어 시스템은 전역 비동기 지역 동기 시스템 설계 방식을 이용하여 동종의 멀티 코어 혹은 이종의 멀티 코어 시스템을 저전력으로 설계하기 위한 핵심 기술 중의 하나이다. 본 논문에서 하드웨어 기반 동적 주파수 제어 시스템의 FPGA 프로토타입 설계를 위해서 동적 주파수 제어기를 제안하고, 이를 FIFO 기반 멀티코어를 이용한 소프트웨어 정의 무선 설계와 네트워크 온 칩 기반의 하드웨어 HPEG2 인코더 설계에 적용하였다. 기존의 단일 주파수 시스템에 비해서 소프트웨어 정의 무선 설계의 경우 성능이 5.9% 하락하였지만, 전력소모는 78% 감소하였다. MPEG2 인코더 설계의 경우에 성능은 0.36% 하락하고 전력소모는 29.1% 감소하였다.
본 논문에서는 수동형 UHF RFID 태그 칩에 사용되는 저전력, 저면적 256b 비동기식 EEPROM을 설계 하였다. 먼저 EEPROM의 저전력 특성을 얻기 위해 1.8V의 공급전압을 사용하였고, 저전압 특성을 갖는 N-type Schottky Diode를 사용하여 Dickson Charge pump를 설계하였다. 그리고 주변회로에서의 저면적 설계를 위해 비동기식 인터페이스 방식과 Separate I/O 방식을 사용하였다. 그리고 DC-DC 변환기의 면적을 줄이기 위하여 Schottky Diode를 사용한 Dickson Charge Pump를 설계하였다. $0.18{\mu}m$ EEPROM 공정을 이용하여 설계된 16 행 ${\times}$ 16 열의 어레이를 갖는 256b EEPROM의 레이아웃 면적은 $311.66{\times}490.59{\mu}m^2$이다.
컴퓨터 기반의 원격교육 시스템의 대부분은 학생이 강의자에 의해 이미 강의된 내용을 서버로부터 다운로드하여 보는 형태의 비동기식(asynchronous) 원격 교육 시스템이다. 이러한 비동기적인 시스템의 경우, 시간에 구애 받지 않고 강의 내용을 볼 수 있다는 장점이 있는 반면, 학생과 강의자간의 실시간 상호작용 등을 지원하지 않음으로 인하여 학습 효과가 떨어질 수 있다. 본 논문에서는 학생과 강의자 간의 협업 세션(collaboration session) 모델을 기반으로 하여, 학생과 강의자간의 실시간 상호작용, 강의 중의 인지 정보, 그리고 학생으로부터의 피드백을 지원하는 협업 세션 중심의 동기식 원격 교육 시스템(collaboration session-centric synchronous distance learning system)을 제안하였다. 제안된 시스템의 기본 기능에는 음성 및 화상 회의(audio and video conferencing), 텍스트 기반 채트, 주석(annotation)이 가능한 공유 슬라이드가 포함된다.
항공기용 Integrated Modular Avionics (IMA) 시스템의 경우 모듈 단위 이중화를 통하여 결함 감내 기능을 구현할 수 있다. 하지만, 이중화 구성 시 반드시 요구되는 소프트웨어 동기화는 하드웨어의 비동기적인 특성으로 인해 실제 구현 시 높은 복잡도를 야기한다. 이러한 문제점을 해결하기 위하여 현재 IMA시스템에서의 PALS(Physically Asynchronous Logically Synchronous) 디자인 패턴이 제안되었으나 실제 시스템 적용시 각 시스템의 특성에 따른 변화가 불가피하다. 본 연구는 PALS 디자인 패턴을 참조하여 Primary /Secondary 이중화를 이용하는 IMA 시스템에서의 입력데이터 동기화 설계방안을 연구하였다. 제안된 방식은 Rate Monotonic Scheduling (RMS) 방식을 고려하여 프레임 윈도우에 동기된 기법을 제안하고 있으며 시스템에 알맞은 동기화 시간을 분석하고 제안한다. 마지막으로 실험 및 분석을 통하여 제안된 방법의 타당성을 검증하였다.
기업은 내부의 정보체계를 프로세스나 워크플로우 중심으로 통합함으로써 고객의 요구가 달성되기까지의 과정과 시간을 최소화하고 고객의 가치를 극대화하여 기업의 시장 경쟁력을 확보하려고 한다. 그러한 통합 노력은 ERP, CORBA, DCOM둥 패키지 또는 동기식의 강력한 결합(Synchronous & Tightly-Coupled)방식에서 시작하여, 인터넷 기술의 발전으로SCM(Supply Chain Management), CRM(Customer Relationship Management), e-Business, B2B(Business-to-Business)둥이 확대됨으로써 이 기종의 다양한 플랫폼을 가진 기업간에 효율적인 통합이 가능토록 MOM(Message-Oriented Middleware)을 기반으로 한 비동기식의 유연한 결합(Asynchronous & Loosely-Coupled)방식인EAI(Enterprise Application Integration)나 웹서비스(Web Services)로 발전하고 있다. 하나의 프로세스는 기업의 목적달성을 위한 하나의 장기 트랜잭션으로 간주될 수 있다. 동기식 결합보다는 비동기식 결합 방식에서 트랜잭션의 효율적인 관리가 더욱 중요한 데, 본 고에서는 기존의 2-Phase Commit(2PC) 방식보다 트랜잭션의 효과적인 모니터링과 처리자원 낭비를 감소시킬 수 있는 방법으로써 “Classify Phase”를 추가한 3PC Protocol를 제시하고 기존의 처리 방식과 비교하여 개선된 부분을 확인해본다.
본 논문에서는 로직 공정 기반의 저전력 eFuse OTP 메모리 셀을 제안하였다. eFuse OTP 메모리 셀은 프로그램과 읽기 모드에 최적화되도록 각각의 트랜지스터를 사용하였으며, WL과 BL의 기생적인 커패시턴스를 줄이므로 읽기 모드에서의 동작 전류를 줄였다. 그리고 저전력, 저면적의 eFuse OTP 메모리 IP 설계를 위하여 비동기식 인터페이스, 분리된 I/O, 디지털 센싱 방식의 BL 감지 증폭기 회로를 사용하였다. 모의실험 결과 읽기 모드에서의 동작전류는 VDD, VIO 각각 349.5${\mu}$A, 3.3${\mu}$A로 나왔다. 그리고 동부하이텍 0.18${\mu}$m generic 공정으로 설계된 eFuse OTP 메모 리 IP의 레이아웃 면적은300 ${\times}$557${\mu}m^2$이다.
이 연구에서는 코로나19(COVID-19) 대유행 이후 전 세계 교육현장에서 활용되고 있는 비동기식 온라인 수업의 학습효과에 대해 분석하고자 한다. 이를 위해 2019년에 오프라인 대면으로 진행되고, 2020년에 코로나로 인해 비동기식 온라인으로 진행된 HTML5 웹프로그래밍 과목의 강의평가와 기말고사 문항을 비교 분석하였다. 분석 결과, 두 수업방식 사이에 유의미한 차이가 도출되지는 않았지만, 전체 교과과정의 온라인 수업 적용에 대한 우려와 달리, 동영상 기반 온라인 수업의 강의평가와 기말고사 점수가 높게 나타나 향후 온라인 수업의 구성과 관리가 잘 이루어질 경우 오프라인 수업보다 더 효과적일 수 있다는 가능성을 볼 수 있었다.
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[게시일 2004년 10월 1일]
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