• 한국건설관리학회:학술대회논문집
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• 한국건설관리학회 2006년도 정기학술발표대회 논문집
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• pp.435-439
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• 2006

본 연구는 건설공사 불가변동으로 인한 계약금액조정을 함에 있어 산출과정에 있어서의 문제점과 물가변동 조정 후 설계변경이 수반될 때 물가상승액이 변경되면서 일어나는 비합리적인 정산방식과 법적인 문제점에 대한 개선방안을 제시하고자 수행되었다. 이를 위해 계약관리자를 대상으로 한 설문조사와 건설공사사례를 분석하였고 그 결과로 물가변동제도의 대한 문제점을 분석하였다. 위와 같은 과정을 통해 계약금액조정에 판한 개선방안 및 산식을 제안하였다. 상기와 같은 목적과 방법에 따라 수행된 본 연구의 결과는 다음과 같다. 1) 계약금액조정에 대한 개선방안으로는 합계단가로 비목군편성, 물가변동 조정 후 설계변경 수반시 증가된 물량 또는 신규품목에 대하여 설계변경당시 시점으로 물가변동 산출 등을 제시하였다. 2) 물가변동으로 인한 계약금액조정 후 설계변경이 수반될 경우 발생하는 기존물량 삭제 또는 물가변동제외금액 이하로 수량이 변경되는 경우와 수량 변경이 없는 경우에 대한 물가상승액 정산산식을 제안하였다.

• 한국전자통신학회논문지
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• 제12권6호
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• pp.1027-1034
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• 2017

본 논문은 양자게이트의 모든 제어 동작점에서 양자들의 확률진폭, 확률, 평균 기댓값 및 정상상태 단위행렬의 행렬요소 등을 수학적 투사로 측정할 수 있는 새로운 함수 임베딩 방법을 제안하였다. 본 논문의 함수 임베딩 방법은 디랙 기호와 크로네커델타 기호를 사용해 각 제어 동작점에 대한 확률진폭의 직교 정규화조건을 2진 스칼라 연산자에 임베딩 한 것이다. 이와 같은 함수 임베딩 방법은 양자게이트 함수를 단일양자들의 텐서 곱으로 표현하는 유니터리 변환에서 유니터리 게이트의 산술 멱함수 제어에 매우 효과적 수단임을 밝혔다. Ternary 2-qutrit cNOT 게이트에 본 논문이 제안한 함수 임베딩 방법을 적용했을 때의 진화연산과 투사측정 결과를 제시하고, 기존의 방법들과 비교 검토하였다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.101-108
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• 2004

단열회로를 이용하여 16-bit ALU와 단열회로에 4가지 위상을 가지는 전원클럭을 공급하기 위한 전원클럭 발생기를 설계하였다. 4개의 전원클럭 신호선의 전하는 AC 형태의 전원클럭을 통해서 복원되어 에너지 소모를 줄인다. 구현에 사용한 단열회로는 ECRL(efficient charge recovery logic) 형태를 기본으로 하였으며 0.35㎛ CMOS 공정을 사용하여 설계하였고 3.3V 전원을 사용하였다. 회로설계 후 layout을 진행하였으며, layout 후 LPE(layout parasitic extraction)를 수행하여 이를 모의실험에 사용하였다. 모의실험결과 전원클럭 발생기를 포함한 단열회로를 이용한 ALU는 동일한 구조를 갖는 기존의 CMOS ALU보다 1.15～1.77배 정도의 에너지소모를 감소 시켰다.

• 한국통신학회논문지
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• 제29권11C호
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• pp.1491-1497
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• 2004

구현하기 위하여 고정 소수점 연산기에 적합하도록 최적화를 수행하였다. 최적화 과정은 크게 부호화기의 음질을 고려하여 프로세서의 데이터 워드 길이를 결정하는 과정과 자주 사용되는 초월 함수를 고정 소수점 연산을 통해 구현하는 것으로 구성된다. 데이터 워드 길이를 결정하기 위하여 심리음향 모델 과정의 고정 소수점 연산 오차와 이 오차가 비트 할당 과정에 영향을 미칠 확률 사이의 관계를 통계적 모델로 정의하였다. 여기서 정의된 모델을 사용하여 고정 소수점 연산 오차에 의한 영향이 1% 이내가 되도록 24비트의 데이터 워드를 선택하였다. 최적화된 고정 소수점 심리음향 모델을 사용한 MP3 부호화기의 음질은 부동 소수점 부호화기에 비해 W-R의 음질평가 점수를 기준으로 평균 -0.2 이내의 구분하기 힘든 수준의 음질 저하를 보였다

• 정보처리학회논문지A
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• 제14A권4호
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• pp.203-208
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• 2007

본 논문에서는 CMOS 다치 논리회로를 이용하여 $64{\times}64$ 비트 Modified Booth 곱셈기를 설계하였다. 설계한 곱셈기는 Radix-4 알고리즘을 이용하여 전류모드 CMOS 4치 논리회로로 구현하였다. 이 곱셈기는 트랜지스터 수를 기존의 전압모드 2진 논리 곱셈기에 비해 64.4% 감소하였으며, 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 설계하였다. 설계한 회로는 2.5V의 공급전압과 단위전류 $5{\mu}A$를 사용하여, $0.25{\mu}m$ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 2진 논리 곱셈기는 $7.5{\times}9.4mm^2$의 점유면적에 9.8ns의 최대 전달지연시간과 45.2mW의 평균 전력소모 특성을 갖는 반면, 설계한 곱셈기는 $5.2{\times}7.8mm^2$의 점유면적에 11.9ns의 최대 전달지연시간과 49.7mW의 평균 전력소모 특성으로 점유면적이 42.5% 감소하였다.

• 한국수학교육학회지시리즈A:수학교육
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• 제40권2호
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• pp.195-215
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• 2001

The purpose of this paper is to present a specific set of home teaching methods in hopes to prevent slow learner of the elementary mathematics. This paper deals with the number and operations, one of five topics in the elementary mathematics A survey of two hundred elementary school teachers was made to see the teacher's opinions of the role of home studying and to concretize the contents of the research topics. There were asked which is the most essential contents for the concrete loaming and which is the most difficult monad that might cause slow leaner. And those were found to be; counting, and arithmetic operations(addition and subtraction) of one or two-digit numbers and multiplication and their concepts representations and operations(addition and subtraction) of fractions. The home teaching methods are based on the situated learning about problem solving in real life situations and on the active teaming which induces children's participation in the process of teaching and learning. Those activities in teaching each contents are designed to deal with real objects and situations. Most teaching methods are presented in the order of school curriculum. To teach the concepts of numbers and the place value, useful activities using manipulative materials (Base ten blocks, Unifix, etc.) or real objects are also proposed. Natural number's operations such as addition, subtraction and multiplication are subdivided into small steps depending upon current curriculum, then for understanding of operational meaning and generalization, games and activities related to the calculation of changes are suggested. For fractions, this paper suggest 10 learning steps, say equivalent partition, fractional pattern, fractional size, relationship between the mixed fractions and the improper fraction, identifying fractions on the number line, 1 as a unit, discrete view point of fractions, comparison of fractional sizes, addition and subtraction, quantitative concepts. This research basically centers on the informal activities of kids under the real-life situation because such experiences are believed to be useful to prevent slow learner. All activities and learnings in this paper assume children's active participation and we believe that such active and informal learning would be more effective for learning transfer and generalization.

• 전기전자학회논문지
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• 제25권1호
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• pp.88-94
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• 2021

현재 사용되고 있는 RSA, ECC와 같은 공개키 암호화 기법은 소인수분해와 같은 현재의 컴퓨터로 계산이 오래 걸리는 수학적 문제를 암호화에 사용했다. 그러나 양자컴퓨터가 상용화된다면 Shor Algorithm에 의해 기존의 암호화 시스템은 쉽게 깨질 수 있다. 그로 인해 Quantum-resistant 한 암호화 알고리즘의 도입이 필요해졌고, 그중 하나로 Lattice-based Cryptography가 제안되고 있다. 이 암호화 알고리즘은 Polynomial Ring에서 연산이 행해지고, 그중 Polynomial Multiplication이 가장 큰 연산 시간을 차지한다. 그러므로 다항식 곱셈 계산을 빠르게 하는 하드웨어 모듈이 필요하고, 그중 Finite Field에서 연산 되는 FFT인 Number Theoretic Transform을 이용해서 다항식 곱셈을 계산하는 8-point NTT-based Polynomial Multiplier 모듈을 설계하고 시뮬레이션했다. HDL을 사용하여 로직검증을 수행하였고, Hspice를 사용하여 트랜지스터 수준에서 제안된 설계가 지연시간과 전력소모에서 얼마나 개선되는지를 비교 분석하였다. 제안된 설계에서 평균 지연속도 30%의 개선과 8% 이상의 전력소모 감소 효과를 볼 수 있었다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.71-76
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• 2008

H.264(또는 MPEG-4/AVC pt.10) 압축 표준은 고성능 영상 압축 알고리즘으로 그 적용 범위를 넓혀 가고 있다. H.264 압축 표준의 가변길이 코드(Variable Length Code)는 데이터의 통계적 중복성의 특성을 이용하여 압축을 한다. 이러한 압축된 비트 스트림은 복호기에서 연속된 비트 스트림을 잘라내는 작업과 테이블에서 비트 스트림과 비교하는 작업을 진행하는데 순수 하드웨어 구현이 까다로운 연산부이다. 본 논문에서는 HD 영상을 실시간으로 복호 가능한 가변길이 복호기 구조를 제안한다. Exp-Golomb 복호기는 연산기로 구성되어 있으며, CAVLD는 테이블과 연산기를 혼합하여 최적화된 하드웨어로 설계하였다. 비트 스트림의 분할(parsing) 작업은 배럴 쉬프터(Barrel shifter)와 1값 감지기(First 1's detector)에서 진행되며, 이 두 유닛은 Exp-Golomb 복호기와 CAVLD가 공유하는 구조로 설계하여 불필요한 하드웨어를 제거하였다. CAVLD와 재정렬(Reorder) 유닛간의 병목현상으로 가변길이 복호기 뿐만 아니라 H.264 디코더 전체의 성능 저하가 나타나는 단점을 제거하기 위해서 CAVLD와 재정렬 유닛간 FIFO와 재정렬 유닛의 최종 출력에 메모리를 두어 병목현상을 제거하였다. 제안된 가변길이 복호기는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 0.18um 표준 CMOS 공정을 사용한 합성 결과는 22,604 게이트 수이며, 동작 주파수 120MHz에서 HD 영상이 복호됨을 확인하였다.

• 한국정보통신학회논문지
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• 제25권11호
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• pp.1627-1634
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• 2021

본 논문은 저전력 뉴럴 네트워크 가속기 SOC를 위한 아날로그 Convolution Filter용 저전력 초소형 ADC 회로 및 칩 설계 기술을 소개한다. 대부분의 딥러닝의 학습과 추론을 할 수 있는 Convolution neural network accelerator는 디지털회로로 구현되고 있다. 이들은 수많은 곱셈기 및 덧셈기를 병렬 구조로 구현하며, 기존의 복잡한 곱셉기와 덧셈기의 디지털 구현 방식은 높은 전력소모와 큰 면적을 요구하는 문제점을 가지고 있다. 이 한계점을 극복하고자 본 연구는 디지털 Convolution filter circuit을 Analog multiplier와 Accumulator, ADC로 구성된 Analog Convolution Filter로 대체한다. 본 논문에서는 최소의 칩면적와 전력소모로 Analog Accumulator의 아날로그 결과 신호를 디지털 Feature 데이터로 변환하는 8-bit SAR ADC를 제안한다. 제안하는 ADC는 Capacitor Array의 모든 Capacitor branch에 Split capacitor를 삽입하여 모든 branch의 Capacitor 크기가 균등하게 Unit capacitor가 되도록 설계하여 칩면적을 최소화 한다. 또한 초소형 unit capacitor의 Voltage-dependent capacitance variation 문제점을 제거하기 Flipped Dual-Capacitor 회로를 제안한다. 제안하는 ADC를 TSMC CMOS 65nm 공정을 이용하여 설계하였으며, 전체 chip size는 1355.7㎛², Power consumption은 2.6㎼, SNDR은 44.19dB, ENOB는 7.04bit의 성능을 달성하였다.

• 대한환경공학회지
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• 제29권3호
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• pp.277-282
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• 2007

본 연구에서는 보다 정확하고 실용적인 배출수처리시설 용량산정 및 설계 도구를 개발하고자, Excel 프로그램을 이용하여 계산과정을 전산화한 배출수처리시설 설계용 프로그램을 개발하였다. 배출수처리시설 설계용 프로그램은 슬러지 발생량 산정, 물질수지의 계산, 그리고 단위공정의 제원결정을 순서대로 수행할 수 있도록 구성되어 있다. 특히 본 프로그램에는 여과지 역세척수를 회수하기 위한 시스템이 포함되어 있다. 배출수처리시설 설계용 프로그램을 대청호 원수를 취수하는 청주정수장을 대상으로 실행한 결과, 반복계산으로 인한 계산착오 문제를 해결할 수 있었으며, 계산과 설계에 소요되는 시간을 크게 줄일 수 있었다. 본 프로그램은 기존정수장 배출수처리시설의 성능개선 뿐만 아니라 새로운 정수장에도 적용될 것으로 기대된다.