• 센서학회지
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• 제15권5호
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• pp.334-340
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• 2006

A compact biosignal monitoring device was developed. Electrodes for electrocardiogram (ECG) and a LED and silicon detector for photoplethysmogram (PPG) were used. A lead II type was arranged for ECG measurement and reflected light was measured at the finger tip for PPG. A single chip microprocessor (model ADuC812, Analog Device) controlled a measurement protocol and processed measured signals. PPG and ECG had a sampling rate of 300 Hz with 8-bit resolution. The maximum power consumption was 100 mW. The microprocessor computed pulse transit time (PTT) between the R-wave of ECG and the peak of PPG. To increase the resolution of PTT, analog peak detectors obtained the peaks of ECG and PPG whose interval was calculated using an internal clock cycle of 921.6 kHz. The device was designed to be operated by 3-volt battery. Biosignals can be measured for $2{\sim}3$ days continuously without the external interruptions and data is stored to an on-board memory. Our system was successfully tested with human subjects.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권3호
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• pp.356-363
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• 2014

In this paper, we propose a new memristor-based crossbar array architecture, where a single memristor array and constant-term circuit are used to represent both plus-polarity and minus-polarity matrices. This is different from the previous crossbar array architecture which has two memristor arrays to represent plus-polarity and minus-polarity connection matrices, respectively. The proposed crossbar architecture is tested and verified to have the same performance with the previous crossbar architecture for applications of character recognition. For areal density, however, the proposed crossbar architecture is twice better than the previous architecture, because only single memristor array is used instead of two crossbar arrays. Moreover, the power consumption of the proposed architecture can be smaller by 48% than the previous one because the number of memristors in the proposed crossbar architecture is reduced to half compared to the previous crossbar architecture. From the high areal density and high energy efficiency, we can know that this newly proposed crossbar array architecture is very suitable to various applications of analog neuromorphic computing that demand high areal density and low energy consumption.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.473-481
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• 2013

A fractional folding analog-to-digital converter (ADC) with a novel arithmetic digital encoding technique is discussed. In order to reduce the asymmetry errors of the boundary conditions for the conventional folding ADC, a structure using an odd number of folding blocks and fractional folding rate is proposed. To implement the fractional technique, a new arithmetic digital encoding technique composed of a memory and an adder is described. Further, the coding errors generated by device mismatching and other external factors are minimized, since an iterating offset self-calibration technique is adopted with a digital error correction logic. A prototype 8-bit 1GS/s ADC has been fabricated using an 1.2V 0.13 um 1-poly 6-metal CMOS process. The effective chip area is $2.1mm^2$(ADC core : $1.4mm^2$, calibration engine : $0.7mm^2$), and the power consumption is 88 mW. The measured SNDR is 46.22 dB at the conversion rate of 1 GS/s. Both values of INL and DNL are within 1 LSB.

• Journal of Radiation Protection and Research
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• 제12권1호
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• pp.12-25
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• 1987

SA(Successive Approximation)형 ADC(Analog to Digital Converter)를 사용하여 방사선다중채널파고 분석기를 설계 제작하였다. 선형게이트, 윈도우 및 펄스스트레처는 논리 IC와 선형 IC들을 위주로 결합하여 구성하였으며, 분석시간이 $120{\mu}sec$인 ADC 1211(12 bit)을 중심으로 한 ADC 모듈의 메모리로는 S-RAM 6264 (Address 13 bit, Data 8 bit) 2개를 병렬로 연결하여 사용하였다. 마이크로 컴퓨터 (Apple II)가 전체 시스템을 제어하고 또 계측된 결과의 데이타를 분석할 수 있도록 인터페이스와 소프트 웨어도 만들었다. 제작된 시스템의 동작시험은 표준펄스 발생기로 $0{\sim}10V$ 사이의 일정한 펄스를 만들어 시스템에 입력시켜 그 펄스들을 계측하게 하고, 계측이 끝난 후 컴퓨터가 그 결과를 받아들여 분석하게 함으로써 이루어졌다.

• 스마트미디어저널
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• 제2권1호
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• pp.42-47
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• 2013

본 논문은 선박 네비게이션 단말기의 효율성을 위한 VDR 시스템 및 이를 이용한 데이터 출력 저장 방법에 관한 것으로, 압축된 디지털 데이터와 아날로그 영상을 카메라로부터 함께 출력할 수 있도록 함으로써 압축된 디지털 데이터는 VDR 장치의 영상 저장에 이용하고 아날로그 영상은 실시간으로 화면 출력에 이용할 수 있도록 하여, 네비게이션 단말기에 부하를 주지 않고 영상을 실시간으로 모니터로 출력함과 함께 SD 메모리에 저장하게 하는 VDR 장치 및 이률 이용한 데이터 출력 저장 등의 제어방법을 제시하고자 한다.

• 융합신호처리학회논문지
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• 제10권4호
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• pp.289-293
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• 2009

This study proposes a novel double-base log encoder (DBLE) for flash Analog-to-Digital converters (ADCs). Analog inputs of flash ADCs are represented in logarithmic number systems with bases of 2 and 3 at the outputs of DBLE. A look up table stores the sets of exponents of base 2 and 3 values. This algorithm improves the performance of a DSP (Digital Signal Processor) system that takes outputs of a flash ADC, since the double-base log number representation does multiplication operation easily within negligible error range in ADC. We have designed and implemented 6 bits DBLE implemented with ROM (Read-Only Memory) architecture in a $0.18\;{\mu}m$ CMOS technology. The power consumption and speed of DBLE are better than the FAT tree and binary ROM encoders at the cost of more chip area. The DBLE can be implemented into SoC architecture with DSP to improve the processing speed.

• Smart Structures and Systems
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• 제6권5_6호
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• pp.661-673
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• 2010

This paper presents recent developments in an extremely compact, wireless impedance sensor node (the WID3, $\underline{W}$ireless $\underline{I}$mpedance $\underline{D}$evice) for use in high-frequency impedance-based structural health monitoring (SHM), sensor diagnostics and validation, and low-frequency (< ~1 kHz) vibration data acquisition. The WID3 is equipped with an impedance chip that can resolve measurements up to 100 kHz, a frequency range ideal for many SHM applications. An integrated set of multiplexers allows the end user to monitor seven piezoelectric sensors from a single sensor node. The WID3 combines on-board processing using a microcontroller, data storage using flash memory, wireless communications capabilities, and a series of internal and external triggering options into a single package to realize a truly comprehensive, self-contained wireless active-sensor node for SHM applications. Furthermore, we recently extended the capability of this device by implementing low-frequency analog-to-digital and digital-to-analog converters so that the same device can measure structural vibration data. The compact sensor node collects relatively low-frequency acceleration measurements to estimate natural frequencies and operational deflection shapes, as well as relatively high-frequency impedance measurements to detect structural damage. Experimental results with application to SHM, sensor diagnostics and low-frequency vibration data acquisition are presented.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.687-691
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• 2011

본 논문에서는 아날로그 트리밍용으로 사용되는 $0.18{\mu}m$ generic 공정 기반의 EM(Electro-Migration)과 eFuse의 저항 변동을 고려한 8bit eFuse OTP (One-Time Programmable) 메모리를 설계하였다. eFuse OTP 메모리는 eFuse에 인가되는 program power를 증가시키기 위해 external program voltage를 사용하였으며, 프로그램되지 않은 cell에 흐르는 read current를 낮추기 위해 RWL (Read Word-Line) activation 이전에 BL을 VSS로 precharging하는 방식과 read NMOS transistor를 최적화 설계하였다. 그리고 프로그램된 eFuse 저항의 변동을 고려한 variable pull-up load를 갖는 sensing margin test 회로를 설계하였다. 한편 eFuse link의 length를 split하여 eFuse OTP의 프로그램 수율 (program yield)을 높였다.

• 대한전자공학회논문지TC
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• 제49권4호
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• pp.9-17
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• 2012

이 논문에서는 광대역 신호에 대한 전력 증폭기의 메모리 효과를 보이고, 메모리 효과와 결합된 비선형성의 보상 방법을 제시하고 그 성능을 분석한다. 메모리 효과와 결합된 전력 증폭기의 모델링과 보상을 위해 볼테라 급수 모델, 위너 모델, 그리고 해머스타인 모델을 검토하였다. 보상 방법으로는 디지털 피드포워드 기술을 제안하였다. 이 방식은 아날로그 방식의 피드포워드 방식에 비해 안정성과 환경 적응성 등이 우수하고, 기존의 디지털 비선형 보상 방식들에 비해 구조가 간단하다. 애질런트사의 ADS를 이용한 모의실험을 통하여 성능을 살펴본 결과 주파수대역 재성장이 20 dB 이상 억압되었으며, 최소한 10 dB 정도의 백-오프 효과가 있음을 확인하였다. 보상 성능, 구현의 복잡도, 수렴 속도 등을 고려할 때 위너 모델이 제안하는 방식에 가장 적합하다는 결론을 내릴 수 있다.

• 전자공학회논문지SC
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• 제37권3호
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• pp.44-54
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• 2000

본 논문에서는 표준 메모리 공정에 구현 가능한 주파수 적응성을 갖는 부지연 회로의 설계기법에 대해 제안한다. 제안하는 설계기법은 기본적으로 아날로그 SMD (synchronous mirror delay) 형태의 부지연 회로로서 입력클록의 주기와 구현하고자 하는 부의 지연 시간의 차이에 해당하는 시간을 아날로그 회로의 개념으로 측정하고 다음 번 주기에서 반복한다. 출력클록의 발생과 관련되는 부수적인 지연을 측정단의 앞 단인 지연모델 단에서 상쇄하는 기존의 SMB 기법과는 달리, 반복단에서 상쇄하는 새로운 기법을 통하여 넓은 부지연 범위를 구현하여 특히 고속동작에서의 부지연 특성을 원할하게 한다. 또한 넓은 범위의 주파수 동작범위를 구현하기 위해 해당하는 주파수 범위에서 아날로그 회로가 최적의 동작 조건을 갖추도록 하기 위한 새로운 주파수 감지기 및 최적조건 설정기법을 제안한다. 제안된 회로의 응용으로서 초고속 DRAM인 DDR SDRAM에 적용하는 예를 보였으며, 0.6㎛ n-well double-poly double-metal CMOS 공정을 사용하여 모의실험 함으로써 그 유용성을 입증한다.