• 정보학연구
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• 제3권1호
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• pp.61-72
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• 2000

본 논문에서는 RSA 공개키 암호시스템에서 암호의 안전성을 위하여 증가되는 암호키(key)의 비트 크기에 대응한 내부 연산기 설계를 효율적으로 할 수 있는 bit-slice형 모듈러 곱셈 알고리즘을 제안하였고, 제안된 알고리즘에 따른 모듈러 곱셈기를 FPGA칩을 이용하여 구현함으로써 제안된 알고리즘의 동작을 검증하였다. 제안된 bit-slice형 모듈러 곱셈 알고리즘은 Walter 알고리즘을 수정하여 도출하였으며, 구현된 모듈러 곱셈기는 bit-slice 구조로 되어 암호키(key)의 비트 확장에 대응한 모듈러 곱셈기의 오퍼랜드 비트 확장이 용이하며, 표준 하드웨어 기술언어(VHDL)로 모델링 하여 전용 하드웨어로 설계되는 RSA 공개키 암호 시스템의 구현에 응용될 수 있도록 하였다.

• 한국콘텐츠학회논문지
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• 제6권2호
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• pp.27-33
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• 2006

불리언 행렬은 다양한 분야에 응용되어 유용하게 사용되고 있으며 불리언 행렬에 대한 많은 연구가 수행되었다 대부분의 연구에서는 불리언 행렬의 곱셈을 다루고 있으나 모두 두 불리언 행렬 사이의 곱셈에 관심을 두고 있으며 다수의 n$\times$m 불리언 행렬과 모든 m$\times$k불리언 행렬 사이의 곱셈은 극히 소수의 연구에서 보이고 있다. 본 논문은 기존에 제시된 두 불리언 행렬의 최적 곱셈 알고리즘이 모든 불리언행렬에 대한 곱셈을 해야 하는 경우 부적합함을 보이고 n$\times$m 불리언 행렬과 모든 m$\times$k 불리언 행렬의 곱셈을 효율적으로 계산할 수 있는 이론을 정립한 후 이를 적용한 불리언 행렬 곱셈의 실행결과에 대하여 논한다.

• Journal of information and communication convergence engineering
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• 제12권3호
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• pp.145-153
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• 2014

The improvements of embedded processors make future technologies including wireless sensor network and internet of things feasible. These applications firstly gather information from target field through wireless network. However, this networking process is highly vulnerable to malicious attacks including eavesdropping and forgery. In order to ensure secure and robust networking, information should be kept in secret with cryptography. Well known approach is public key cryptography and this algorithm consists of finite field arithmetic. There are many works considering high speed finite field arithmetic. One of the famous approach is Montgomery multiplication. In this study, we investigated Montgomery multiplication for public key cryptography on embedded microprocessors. This paper includes helpful information on Montgomery multiplication implementation methods and techniques for various target devices including 8-bit and 16-bit microprocessors. Further, we expect that the results reported in this paper will become part of a reference book for advanced Montgomery multiplication methods for future researchers.

• 한국통신학회논문지
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• 제30권12C호
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• pp.1256-1261
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• 2005

본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 율을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 게의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

• 한국정보통신학회논문지
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• 제25권12호
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• pp.1882-1889
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• 2021

본 논문은 타원곡선 암호에 핵심 연산으로 사용되는 모듈러 곱셈의 고성능 하드웨어 구현에 대해 기술한다. NIST P-521 곡선에 적합한 521-비트 고성능 모듈러 곱셈기를 3-way Toom-Cook 정수 곱셈과 고속 축약 알고리듬을 적용하여 설계하였다. 정수곱셈 결과에 3이 곱해져 출력되는 3-way Toom-Cook 알고리듬의 속성을 고려하여, 피연산자에 1/3을 곱한 Toom-Cook 도메인 상에서 모듈러 곱셈이 연산되도록 구현하였다. 모듈러 곱셈기를 xczu7ev FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였으며, 69,958개의 LUT와 4,991개의 플립플롭 그리고 101개의 DSP 블록의 하드웨어 자원이 사용되었다. Zynq7 FPGA 디바이스에서 최대 동작주파수는 50 MHz으로 예측되었으며, 초당 약 416만 번의 모듈러 곱셈을 연산할 수 있는 것으로 평가되었다.

• ETRI Journal
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• 제27권5호
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• pp.617-627
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• 2005

This paper proposes an efficient scalar multiplication algorithm for hyperelliptic curves, which is based on the idea that efficient endomorphisms can be used to speed up scalar multiplication. We first present a new Frobenius expansion method for special hyperelliptic curves that have Gallant-Lambert-Vanstone (GLV) endomorphisms. To compute kD for an integer k and a divisor D, we expand the integer k by the Frobenius endomorphism and the GLV endomorphism. We also present improved scalar multiplication algorithms that use the new expansion method. By our new expansion method, the number of divisor doublings in a scalar multiplication is reduced to a quarter, while the number of divisor additions is almost the same. Our experiments show that the overall throughputs of scalar multiplications are increased by 15.6 to 28.3 % over the previous algorithms when the algorithms are implemented over finite fields of odd characteristics.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.732-735
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• 2008

RSA 암호 알고리즘의 고속 연산에 핵심이 되는 법 곱셈 (modular multiplication)을 고속으로 처리하기 위해서 몽고메리 알고리즘이 연구되고 발전되어 왔다. 이 몽고메리 알고리즘에서는 법 곱셈에 나눗셈이 들어가지 않기 때문에 빠른 법 곱셈 연산을 수행할 수 있다. 하지만, 일반 잉여 형태의 숫자를 몽고메리 표현 형태로 변환하고 이후에 결과를 다시 일반 잉여 형태로 변환하는 과정에서 별도로 연산이 필요하게 된다. 1024 비트 이상의 고비도의 RSA 연산을 수행하기 위해서는 키 비트를 워드 단위로 쪼개어 다진법 개념을 도입하여 연산할 수가 있다. 본 논문에서는 몽고메리 알고리즘을 개선시키기 위하여 오퍼랜드 스캐닝 개념을 도입한 방법을 연구하여 비교하였다. 각각의 방법은 최적화에 대한 이슈, 메모리 공간에 대한 이슈, 연산 시간에 대한 이슈를 고려 대상으로 한다.

• 한국음향학회지
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• 제6권2호
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• pp.15-18
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• 1987

승산을 요하지 않는 적응 디지탈 필터링 알고리즘이 논의되었다. 제안된 알고리즘은 델타 변조 디지탈 필터를 사용하였으며 승산없이 적응 디지탈 필터를 실현하기 위하여 필터계수는 SIGN 알고리즘으로 새로이 재조정된다. 결과적으로, 제안된 알고리즘은 단순히 UP/DOWN 계수동작으로 실현될 수 있음을 보였다. 제안된 적응 디지탈 필터링 알고리즘과 다른 알고리즘을 시스템 Identification문제에 적용하여 수렴특성을 조사하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1025-1028
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• 1998

Hardware to implement the parallelized Floating-point rounding algorithm is described. For parallelized additions, we propose an addition module which has carry selection logic to generate two results accoring to the input valuse. A multiplication module for parallelized multiplications is also proposed to generate Sum and Carry bits as intermediate results. Since these modules process data in IEEE standard Floatingpoint double precision format, they are designed for 53-bit significands including hidden bits. Multiplication module is designed with a Booth multiplier and an array multiplier.

• 한국정보통신학회논문지
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• 제24권8호
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• pp.1044-1051
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• 2020

양자 컴퓨터의 시대가 점점 현실로 다가오고 있다. 이에 대비해 미국 국립 표준 기술 연구소에서는 양자 알고리즘으로부터 내성이 있는 양자 내성 암호의 표준을 정하기 위해 후보군을 모집했다. 제출된 암호들은 양자 알고리즘으로부터 안전할 것으로 예상이 되지만 알고리즘이 실제 양자 컴퓨터상에서 작동이 되었을 때에도 양자 알고리즘의 공격으로부터 안전한지 검증을 할 필요가 있다. 이에 본 논문에서는 부호 기반 양자 내성 암호의 이진 필드 상에서의 곱셈 연산을 양자 컴퓨터에서 작동될 수 있게 양자 회로로 구현하였고 해당 회로를 최적화 하는 방안에 대하여 설명한다. 구현은 대표적인 부호 기반 암호인 Classic McEliece에서 제시하는 2개의 필드 다항식과 ROLLO에서 제시하는 3개의 필드 다항식에 대하여 일반 곱셈 알고리즘과 카라추바 곱셈 알고리즘으로 구현하였다.