• 한국통신학회논문지
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• 제26권11B호
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• pp.1501-1509
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• 2001

최근 들어 무선 통신 시스템의 급격한 증가로 인해, 한정된 주파수 자원의 효과적인 배분이 큰 문제로 대두되고 있으며, 이의 근본적인 해결 방안으로서, 초광대역 시간도약 임펄스 라디오 시스템이 많은 관심을 모으고 있다. 임펄스 라디오 시스템은 PPM 변조된 데이터를 1 nsec 이하의 매우 짧은 펄스폭을 갖는 가우시안 모노사이클 펄스를 사용하여 전송한다. 따라서 전송 신호는 매우 낮은 전력의 수 GHz에 이르는 초광대역 스펙트럼을 갖게 되며, 기존의 통신 시스템에 거의 간섭을 미치지 않는 것으로 알려져 있다. 본 논문의 목적은 임펄스 라디오 신호의 다중 경로 전파 특성을 파악하고 다중 경로 환경에서 상관기를 사용하는 수신기의 성능을 평가하는데 있다. 이러한 목적을 위하여 본 논문에서는 결정론적인 2-path 모델과 Saleh와 Valenzuela의 통계적 실내 다중 경로 모델을 고려하였다. 2-path 모델에 대하여 이상적인 기준 파형을 사용하는 상관기의 출력이 간접 경로의 지연 시간과 PPM 이진 데이터의 시간 지연의 상대적 차와 간접 경로의 경로 이득에 의존함을 보이고 모의 실험을 통하여 두 모델에 대한 임펄스 라디오의 비트 오율 특성을 관측하였다. 모의 실험 결과에 의하면 임펄스 라디오의 성능은 간접 경로의 지연 시간과 PPM 이진 데이터의 시간 지연의 상대적 차에 따라서 변하는 것이 관측되었다. 또한 기존의 AWGN (additive white Gaussian noise) 채널 환경에서 사용되는 기준 파형을 다중 경로 채널에서 적용할 수 없음을 관측하였다.

• 전자공학회논문지
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• 제53권3호
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• pp.46-55
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• 2016

본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.