• 한국철도학회논문집
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• 제10권6호
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• pp.730-734
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• 2007

본 논문은 철도신호 내장형제어기의 정지결함검출을 위해 적용되는 워치독타이머 설계와 관련하여 FMEA와 FTA를 통해 타이머 결함발생을 시스템이 인식하지 못하는 은폐고장(Hidden Failure)의 심각성을 제시한다. 은폐고장은 결함허용을 목적으로 추가된 소자의 결함발생으로 인한 시스템의 신뢰성 및 안전성의 저하이다. 이러한 은폐고장으로 인해 안전무결성레벨이 저하된 상태로 시스템이 운용되는 젓을 방지하기 위해 본 논문에서는 바이탈워치독타이머를 설계하고, 결함발생에 대한 회로의 안전성을 평가하여 기존 설계로 인한 안전성저하 문제가 보완되었음을 입증한다.

• 한국정보처리학회논문지
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• 제6권5호
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• pp.1351-1361
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• 1999

The wide spread of multimedia system demands a large area viewing display device which can inform a message to many people in open area. This paper is about the design of a large area viewing LED panel control system. The control system runs on 16 bit microprocessor MC68EC000 and has following functions: 16 line clock and time, 2 channel priority interrupt, 2 channel direct memory access, 2 channel 12 bit clock and timer, 2 channel infrared remocon receiver, 2 channel RS-232C with 16 byte FIFO, IBM PC/AT compatible keyboard interface, ISA bus, battery backuped real time clock, battery backuped 256 byte SRAM and watch dog timer. The core circuits are implemented to ASIC, considering lower cost, higher reliability, higher performance, smaller dimension, and lower power consumption. This is verified by simulation and fabricated in 0.6 um CMOS SOG processes. The total gate count is 39,083 and the clock frequency is 48 MGz. The fabricated ASIC is mounted on test board.

• 대한원격탐사학회:학술대회논문집
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• 대한원격탐사학회 2003년도 Proceedings of ACRS 2003 ISRS
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• pp.1096-1098
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• 2003

SBC(Single Board Computer) is being developed for MSC(Multi-Spectral Camera) on KOMPSAT-2(Korea Multi-Purpose Satellite). SBC controls all the units of MSC system and gets commands and sends telemetry to and from spacecraft bus via 1553 communication channel. Due to the fact that SBC does very important roles for MSC system operation and SBC operates with 100% duty cycle, SBC is designed to have high reliability. SBC which has Intel 80486 as a main processor includes eight serial communication channels, one mil-std-1553 interface channel and several discrete interfaces. SBC incorporates 2Mbyte radiation hardened SRAM(Static Random Access Memory) and 1Mbyte flash memory. There are also PIC(Programmable Interrupt Controller), counter, WDT(Watch Dog Timer) in the SBC. In this paper, the design result of the SBC is presented.

• 한국인터넷방송통신학회논문지
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• 제17권3호
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• pp.137-143
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• 2017

IoT 카스토퍼 기반의 스마트주차 안내 시스템을 제안하고 구현하였다. IoT 센서 모듈을 내장한 카스토퍼 감지센서는 기존의 매립형 주차센서에 비해 시공이 용이한 장점을 가진다. 순차적 점대점 통신을 통해 카스토퍼에서 전송된 주차상태 데이터는 IoT 게이트웨이를 통해 웹서버에 저장되고, 스마트기기의 안드로이드 앱을 통해 원격으로 주차공간을 확인할 수 있다. 배터리로 구동되는 IoT 카스토퍼는 소모 전력을 줄이기 위해 워치독 타이머와 연동한 액티브/슬립 싸이클 방식을 사용한다. 카스토퍼의 소모전력은 액티브 모드와 슬립 모드에서 각각 80mW와 25mW로 측정되었다. 슬립 모드에서 발생하는 전력 소모를 최소화 할 수 있는 초저전력 IoT 센서모듈 구조를 제안하였다. 실제 주차장에서 구현된 시스템의 동작을 검증하였다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.21-30
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• 1998

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.